eda实习报告
贵州师范大学学生
实习报告
科目：EDA实习
专业: 电气工程及其自动化
班级: 10电气
姓名: 李启应
学号: 101401010202
试验项目名称：数字电子钟的设计
试验项目性质：一般试验
所属课程名称：VHDL程序设计
一、 试验目的
60进制计算器
1 学习 VHDL语言的一些基本特点。
2 把握VHDL程序的基本结构。
3把握VHDL程序设计方法。
4 要能够用vhdl语言读懂并编写eda程序，对eda设计的总体框架能有较好的把握，把握各模块的调用方式。
二、 试验内容和要求
设计一个数字时钟，显示时(2位)，分(2位)，秒(2位)，具体要求是：具有时分秒计数显示功能，以24小时循环计时;数码管动态显示时，分，秒;具有清零功能。
在软件工具平台上，进行VHDL语言的各模块编程输入、编译实现和仿真验证。
三、 试验主要仪器设备和材料
计算机,开发环境MAX-PLUSII,ZY11EDA试验系统，VHDL语言。
四、 试验方法、步骤及结果测试
1、设计思路：
数字钟的主体是计数器，它记录并显示接收到的秒脉冲个数，其中秒和分位60进制计数器，小时为24进制计数器，分别产生3位BCD码。BCD码经译码，驱动后接数码显示电路。
2 把握VHDL程序的基本结构。
3把握VHDL程序设计方法。
4 要能够用vhdl语言读懂并编写eda程序，对eda设计的总体框架能有较好的把握，把握各模块的调用方式。
二、 试验内容和要求
设计一个数字时钟，显示时(2位)，分(2位)，秒(2位)，具体要求是：具有时分秒计数显示功能，以24小时循环计时;数码管动态显示时，分，秒;具有清零功能。
在软件工具平台上，进行VHDL语言的各模块编程输入、编译实现和仿真验证。
三、 试验主要仪器设备和材料
计算机,开发环境MAX-PLUSII,ZY11EDA试验系统，VHDL语言。
四、 试验方法、步骤及结果测试
1、设计思路：
数字钟的主体是计数器，它记录并显示接收到的秒脉冲个数，其中秒和分位60进制计数器，小时为24进制计数器，分别产生3位BCD码。BCD码经译码，驱动后接数码显示电路。
依据试验要求，将设计分为5个主要部分，时功能模块、分功能模块、秒功能模块、扫描仪功能模块和7段LED功能模块。 在时、分、秒模块中，包括复位和预置数，其主要思路如下：
秒钟的模块：设计一个60进制的计数器，以clk为其时钟信号，每60个clk后产
生一个进位信号CF给分钟模块，作为分钟进程的响应信号。
秒钟模块VHDL程序见附录1:
仿真波形如下：
封装如下列图：
分钟的模块：同理于秒钟的模块，设计一个60进制的计数器，以CFM为其时钟信号，每60个CFM后产生一个进位信号CFM给小时模块，作为小时模块进程的响应信号。 分钟模块VHDL程序见附录二:
仿真波形如下：
封装如下列图：
小时的模块：为24进制计数器，在分的进位信号CFM的激发下计数，从0到23的时候产
生一个信号CFH，全部清0，重新开始计时。
小时模块VHDL程序见附录三:
仿真波形如下：
封装如下列图：
扫描仪模块：在扫描仪内部，有一个3-8译码器的片选信号，当3-8译码器的片选信号为000时，片选信号选中7段LED模块中的秒的个位，当3-8译码器的片选信号为001时，片选信号选中7段LED模块中的秒的十位，当3-8译码器的片选信号为010时，片选信号选中7段LED模块中的分的个位，当3-8译码器的片选信号为011时，片选信号选中7段LED模块中的分的十位，当3-8译码器的片选信号为100时，片选信号选中7段LED模块中的时的个位，当3-8译码器的片选信号为101时，片选信号选中7段LED模块中的时的十位，就这样动态扫描，当输入的时钟信号频率很高的时候，就形成了我们的时钟。
扫描仪模块VHDL程序见附录四:
仿真波形如下：
封装如下列图：
篇二：EDA实习报告
小时模块VHDL程序见附录三:
仿真波形如下：
封装如下列图：
扫描仪模块：在扫描仪内部，有一个3-8译码器的片选信号，当3-8译码器的片选信号为000时，片选信号选中7段LED模块中的秒的个位，当3-8译码器的片选信号为001时，片选信号选中7段LED模块中的秒的十位，当3-8译码器的片选信号为010时，片选信号选中7段LED模块中的分的个位，当3-8译码器的片选信号为011时，片选信号选中7段LED模块中的分的十位，当3-8译码器的片选信号为100时，片选信号选中7段LED模块中的时的个位，当3-8译码器的片选信号为101时，片选信号选中7段LED模块中的时的十位，就这样动态扫描，当输入的时钟信号频率很高的时候，就形成了我们的时钟。
扫描仪模块VHDL程序见附录四:
仿真波形如下：
封装如下列图：
篇二：EDA实习报告
中国地质大学(武汉)
实习名称 ：
专 业： 班级序号： 姓 名： 指导教师：
试验一 3/8 译码器的实现
一. 试验目的
1. 学习QuartusⅡ 的基本操作;
2. 熟识教学试验箱的使用;
3. 设计一个3/8 译码器;
4. 初步把握VHDL语言和原理图的设计输入，编译，仿真和调试过程;
二. 试验说明
.本次试验要求应用VHDL语言实现一个3/8 译码器。3/8 译码器的规律功能如下：
本试验要求使用VHDL语言描述3/8译码器，并在试验平台上面实现这个译码器。描述的时候要留意VHDL语言的结构和语法，并熟识QuartusⅡ的文本编辑器的使用方法。尝试使用不同的VHDL语言描述语句实现3/8译码器，并查看其RTL结构区分，理解不同描述方法对综合结果的影响。将程序下载到试验箱上分别用按键和LED作为输入和输出对结果进行
实习名称 ：
专 业： 班级序号： 姓 名： 指导教师：
试验一 3/8 译码器的实现
一. 试验目的
1. 学习QuartusⅡ 的基本操作;
2. 熟识教学试验箱的使用;
3. 设计一个3/8 译码器;
4. 初步把握VHDL语言和原理图的设计输入，编译，仿真和调试过程;
二. 试验说明
.本次试验要求应用VHDL语言实现一个3/8 译码器。3/8 译码器的规律功能如下：
本试验要求使用VHDL语言描述3/8译码器，并在试验平台上面实现这个译码器。描述的时候要留意VHDL语言的结构和语法，并熟识QuartusⅡ的文本编辑器的使用方法。尝试使用不同的VHDL语言描述语句实现3/8译码器，并查看其RTL结构区分，理解不同描述方法对综合结果的影响。将程序下载到试验箱上分别用按键和LED作为输入和输出对结果进行
验证，进一步熟识所用EDA试验箱系统。所用器件EDA试验箱、EP1K10TC100-3器件。
三 . 试验步骤
根据教学课件《QUARTUS II 使用方法》，学习QuartusⅡ 软件的使用方法：
1.在WINDOWS 界面双击QuartusⅡ 图标进入QuartusⅡ环境;
2.单击File 菜单下的New Project Wizard: Introduction 根据向导里面的介绍新
建一个工程并把它保存到自己的路径下面。)
3.单击File 菜单下的New，选择VHDL File，后单击OK，就能创建一个后缀名为.vhd (*.bdf)的文本(原理图)文件。此vhd文件名必需与设计实体名相同。另外，假如已经有设计文件存在，可以按File 菜单里面的Open 来选择你的文件。
4. 输入完成后检查并保存，编译。
5. 改错并重新编译;
6. 建立仿真波形文件并进行仿真。 单击 File 菜单下的 New， 选择 Vector WaveformFile，单击 OK，创建一个后缀名为*.vwf 的仿真波形文件，根据课件上的方法编辑输入波形，保存，进行仿真，验证仿真结果是否正确;
7. 选择器件及安排引脚，重新编译;
三 . 试验步骤
根据教学课件《QUARTUS II 使用方法》，学习QuartusⅡ 软件的使用方法：
1.在WINDOWS 界面双击QuartusⅡ 图标进入QuartusⅡ环境;
2.单击File 菜单下的New Project Wizard: Introduction 根据向导里面的介绍新
建一个工程并把它保存到自己的路径下面。)
3.单击File 菜单下的New，选择VHDL File，后单击OK，就能创建一个后缀名为.vhd (*.bdf)的文本(原理图)文件。此vhd文件名必需与设计实体名相同。另外，假如已经有设计文件存在，可以按File 菜单里面的Open 来选择你的文件。
4. 输入完成后检查并保存，编译。
5. 改错并重新编译;
6. 建立仿真波形文件并进行仿真。 单击 File 菜单下的 New， 选择 Vector WaveformFile，单击 OK，创建一个后缀名为*.vwf 的仿真波形文件，根据课件上的方法编辑输入波形，保存，进行仿真，验证仿真结果是否正确;
7. 选择器件及安排引脚，重新编译;
8. 依据引脚安排在试验箱上进行连线，使用 LED 进行显示;
9. 程序下载，观看试验结果并记录;
四. 试验要求
1.用VHDL语言编写3/8译码器;
2.编写3/8译码器模块的源程序;
3.在QuartusII 平台上仿真;
4.在试验板上面实现这个3/8译码器。
五、VHDL源程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DECO3TO8 IS
PORT (
S:IN STD_LOGIC_VECTOR(2 DOWNTO 0);- -输入端3个端口
Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));--输出端7个端口
END ENTITY;
9. 程序下载，观看试验结果并记录;
四. 试验要求
1.用VHDL语言编写3/8译码器;
2.编写3/8译码器模块的源程序;
3.在QuartusII 平台上仿真;
4.在试验板上面实现这个3/8译码器。
五、VHDL源程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DECO3TO8 IS
PORT (
S:IN STD_LOGIC_VECTOR(2 DOWNTO 0);- -输入端3个端口
Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));--输出端7个端口
END ENTITY;
ARCHITECTURE BEHAVE OF DECO3TO8 IS
BEGIN
WITH S SELECT
Y DECODE38 DECODE38 DECODE38 DECODE38 DECODE38 DECODE38 DECODE38 DECODE38 NULL;
END CASE;
END PROCESS;
END;
2、波形仿真
试验二、BCD七段显示译码器
一、试验目的
1、了解和熟识组合规律电路的设计方法和特点
2、把握LED显示器的工作原理
3、设计一个BCD七段显示的译码器，并在试验箱上实现你的译码器
二、试验说明及原理
BEGIN
WITH S SELECT
Y DECODE38 DECODE38 DECODE38 DECODE38 DECODE38 DECODE38 DECODE38 DECODE38 NULL;
END CASE;
END PROCESS;
END;
2、波形仿真
试验二、BCD七段显示译码器
一、试验目的
1、了解和熟识组合规律电路的设计方法和特点
2、把握LED显示器的工作原理
3、设计一个BCD七段显示的译码器，并在试验箱上实现你的译码器
二、试验说明及原理
LED数码显示是数字系统试验里面常常使用的一种器件，以为它常常显示的是十进制或十六进制的数，所以我们就要对试验里面用到的二进制数进行译码，将它们转换成十进制的或是十六进制的数，LED数码显示器分为共阴和共阳极两种，本试验使用的是共阴的连接，高电平有效。输入信号为D0、D!、D2、D3，相应的`输出8段位a、b、c、d、e、f、g、Dp。它们的关系表格如下列图：
下列图为译码器规律图，请按图进行连线。
其中A、B、C、D按拨号开关，a、b、c、d、e、f、g、Dp和使能端AN(高电平工作)接数码显示接口，管脚映射均为I/O口，映射后，通过拨号开关转变输入二进制码，则输出数码管上显示相应的数值。
在试验中要留意显示器上每一段LED要和程序里面的对应。
原理：七段译码器是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现6—18作为7段译码器，输出信号LED7S的7位分别接管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b
下列图为译码器规律图，请按图进行连线。
其中A、B、C、D按拨号开关，a、b、c、d、e、f、g、Dp和使能端AN(高电平工作)接数码显示接口，管脚映射均为I/O口，映射后，通过拨号开关转变输入二进制码，则输出数码管上显示相应的数值。
在试验中要留意显示器上每一段LED要和程序里面的对应。
原理：七段译码器是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现6—18作为7段译码器，输出信号LED7S的7位分别接管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b
、a分别接1、1、0、1、1、0、1，接有高电平的段发亮，于是数码管显示“5”，若考虑小数点的发光管，假如考虑需要增加h段。
篇四：EDA实训报告
课程名称 ：指导教师 ： 曹老师
班 级 ： 10电子1班
姓 名 ： 余振
日 期 ：
8路彩灯掌握器
一：实训题目************************ 二：实训内容************************ 三：实训目的************************ 四：实训过程************************ 五：实训环境************************ 六：实训总结************************ 下面就从这几个方面进行论述：
Ⅰ：实训项目 ：8路彩灯掌握器的设计。
Ⅱ：实训内容：
1、彩灯明暗变换节拍为0.25S和0.5S，两种节拍交替运行。 2、演示花型3种：
(1)从左向右顺次序亮，全亮后逆次序渐灭;
篇四：EDA实训报告
课程名称 ：指导教师 ： 曹老师
班 级 ： 10电子1班
姓 名 ： 余振
日 期 ：
8路彩灯掌握器
一：实训题目************************ 二：实训内容************************ 三：实训目的************************ 四：实训过程************************ 五：实训环境************************ 六：实训总结************************ 下面就从这几个方面进行论述：
Ⅰ：实训项目 ：8路彩灯掌握器的设计。
Ⅱ：实训内容：
1、彩灯明暗变换节拍为0.25S和0.5S，两种节拍交替运行。 2、演示花型3种：
(1)从左向右顺次序亮，全亮后逆次序渐灭;
(2)从中间到两边对称地渐亮，全亮后仍由中间向两边灭;
(3)8路灯分两半，从左向右顺次渐亮，全亮后则全灭。
Ⅲ：实训目的：
1、娴熟把握模拟电路、数字规律电路的设计、分析、仿真及调试的方法。
2、把握使用EDA(电子设计自动化)工具设计模拟电路、数字电路的方法，了解系统设计的全过程。
3、娴熟把握Multisim 2021软件的基本操作及绘制原理图和进行电路仿真的一般方法
4、通过对系统电路设计与制作，进一步稳固所学的理论学问，提高分析问题和解决问题的能力。
5、通过此次实训，引导学生提高和培育自身创新能力，为后续课程的学习，毕业设计制作以及毕业后的工作打下坚实的基础。·
Ⅳ：实训过程
1. 设计方案：
总体方案设计如上图，其中振荡器产生一个时钟信号，然后掌握器由这个时钟信号触发而产生已如“10000000”等的序列信号，信号通过二级管就可以掌握灯的亮暗了。序列信号
(3)8路灯分两半，从左向右顺次渐亮，全亮后则全灭。
Ⅲ：实训目的：
1、娴熟把握模拟电路、数字规律电路的设计、分析、仿真及调试的方法。
2、把握使用EDA(电子设计自动化)工具设计模拟电路、数字电路的方法，了解系统设计的全过程。
3、娴熟把握Multisim 2021软件的基本操作及绘制原理图和进行电路仿真的一般方法
4、通过对系统电路设计与制作，进一步稳固所学的理论学问，提高分析问题和解决问题的能力。
5、通过此次实训，引导学生提高和培育自身创新能力，为后续课程的学习，毕业设计制作以及毕业后的工作打下坚实的基础。·
Ⅳ：实训过程
1. 设计方案：
总体方案设计如上图，其中振荡器产生一个时钟信号，然后掌握器由这个时钟信号触发而产生已如“10000000”等的序列信号，信号通过二级管就可以掌握灯的亮暗了。序列信号
规律的不同便会产生不同的花型。彩灯掌握器是以高低电平来掌握彩灯的亮与灭。假如以某种节拍按肯定规律转变彩灯的输入电平值，掌握才等的亮与灭，即可以按预定规则就显示肯定的花型。因此彩灯掌握电路需要一个能够按肯定规律输出不同高低电平编码信号的编码发生器，同时还需要编码发生器所要求的时序信号和掌握信号。综上所述，彩灯掌握器应当由定时电路、掌握电路、编码发生器电路以及驱动电路组成。
2.电路方案论证：
74LS194具有双向移位，并行输入/输出，保持数据和请您功能，其中S1,S0为工作方式掌握端，SL/SR为左移/右移数据输入端，D0.D1.D2.D3,为并行数据输入端，Q0---Q3依次为由低位到高位的4位输出端，当CR非等于零时，清零，无论其他输入如何，寄存器清零，由4 中工作方式：当CR非等于1时，S1=S2=0，且CP为低电平，保持功能Q0---Q3保持不变，且与CP,SR,SL信号无关。S1=0.S0=1(CP为高电
平)有一功能，从SR端串入数据给Q0，然后按Q0-Q1-Q2-Q3依次右移。 S1=1,S0=0(CP为高电平)左移功能，从SL端线串入数据给Q3，然后按Q3-Q2-Q1-Q0依次左移。S1=S0=1(CP为高电平),并行输入功能，一片74LS194，只能寄存4为数据，而这个试验是8 路彩灯，那么就需要用量片或多篇74LS194级联策划了个多位寄存器，由于74LS194功能
2.电路方案论证：
74LS194具有双向移位，并行输入/输出，保持数据和请您功能，其中S1,S0为工作方式掌握端，SL/SR为左移/右移数据输入端，D0.D1.D2.D3,为并行数据输入端，Q0---Q3依次为由低位到高位的4位输出端，当CR非等于零时，清零，无论其他输入如何，寄存器清零，由4 中工作方式：当CR非等于1时，S1=S2=0，且CP为低电平，保持功能Q0---Q3保持不变，且与CP,SR,SL信号无关。S1=0.S0=1(CP为高电
平)有一功能，从SR端串入数据给Q0，然后按Q0-Q1-Q2-Q3依次右移。 S1=1,S0=0(CP为高电平)左移功能，从SL端线串入数据给Q3，然后按Q3-Q2-Q1-Q0依次左移。S1=S0=1(CP为高电平),并行输入功能，一片74LS194，只能寄存4为数据，而这个试验是8 路彩灯，那么就需要用量片或多篇74LS194级联策划了个多位寄存器，由于74LS194功能
齐全，在实际中得到广泛应用，该寄存器在工作掌握端的作用下，能实现穿行输入并行输出的转换，当S0S1=00.01.10.11时，分别执行保持，右移，左移，并行输入操作，右移时，串行信号从地4位片的sr输入，左移时，串行信号从高4位片的SL输入。
3.电路设计仿真
电路图如下：
篇五：EDA实习报告
EDA实习报告
学院：电气信息工程学院专业：电子信息工程班级：姓名：学号：
实习目的及要求：：
1、熟识QuartusII软件的相关操作，把握数字电路设计的基本流程。 2、介绍QuartusII的软件，把握基本的设计思路，软件环境参数配置，仿真，管脚安排，下载等基本操作。
3、了解VHDL或原理图设计方法与定制IP模块的思想。
4、把握并行加法器，减法器乘法器以及除法器的设计思路及工作原理。 5、设计一个能完成加减乘除功能并以十进制显示结果的简洁计算器。 软硬件资源
硬件：ED2-70试验板
3.电路设计仿真
电路图如下：
篇五：EDA实习报告
EDA实习报告
学院：电气信息工程学院专业：电子信息工程班级：姓名：学号：
实习目的及要求：：
1、熟识QuartusII软件的相关操作，把握数字电路设计的基本流程。 2、介绍QuartusII的软件，把握基本的设计思路，软件环境参数配置，仿真，管脚安排，下载等基本操作。
3、了解VHDL或原理图设计方法与定制IP模块的思想。
4、把握并行加法器，减法器乘法器以及除法器的设计思路及工作原理。 5、设计一个能完成加减乘除功能并以十进制显示结果的简洁计算器。 软硬件资源
硬件：ED2-70试验板
软件环境：QII9.0开发系统
题目设计：这个简洁的计算器要求能够进行简洁的四则运算，在程序设计中，通过设计、编制、调试一个模拟计算器的程序，加深对我们对编程语句及语义分析和理解，并实现对指令语句的敏捷应用。这次试验目的就是实现简洁计算器的功能。
二、流程图
? 当输入为00时输出加法结果 ? 当输入为01时输出减法结果 ? 当输入为10时输出乘法结果 ? 当输入为11时输出除法结果
三.顶层原理图
四个模块输出均为十六进制数，为了输出方便观看，设计了8位除法器，将输出变为十进制数显示在数码管上。 DATAIN[1..0]为输入掌握端，通过试验箱上两个拨码开关掌握输入。A[3..0]和B[3..0]是两个四位二进制输入数，当DATAIN为00时进行加法运算，当DATAIN为01时进行减法运算，当DATA为10时进行乘法运算，当DATA为11是进行除法运算。结果用十进制显示三个共阳静态LED数码管上，除法的余数单独显示在右下角的七段驱动共阳数码管中的一个上。
四、各个模块
题目设计：这个简洁的计算器要求能够进行简洁的四则运算，在程序设计中，通过设计、编制、调试一个模拟计算器的程序，加深对我们对编程语句及语义分析和理解，并实现对指令语句的敏捷应用。这次试验目的就是实现简洁计算器的功能。
二、流程图
? 当输入为00时输出加法结果 ? 当输入为01时输出减法结果 ? 当输入为10时输出乘法结果 ? 当输入为11时输出除法结果
三.顶层原理图
四个模块输出均为十六进制数，为了输出方便观看，设计了8位除法器，将输出变为十进制数显示在数码管上。 DATAIN[1..0]为输入掌握端，通过试验箱上两个拨码开关掌握输入。A[3..0]和B[3..0]是两个四位二进制输入数，当DATAIN为00时进行加法运算，当DATAIN为01时进行减法运算，当DATA为10时进行乘法运算，当DATA为11是进行除法运算。结果用十进制显示三个共阳静态LED数码管上，除法的余数单独显示在右下角的七段驱动共阳数码管中的一个上。
四、各个模块
(1)加法器模块 1、封装元件
当CLR为‘1’时清零，输出为零
当CLR为‘0’时，输入两个四位二进制数，输出两个数之和，S[3..0]为和，S[4]为进位。 2、加法器程序
library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity choose is
port(Q:in std_logic_vector(1 downto 0);
input: in std_logic_vector(31 downto 0); output:out std_logic_vector(7 downto 0); output1:out std_logic_vector(3 downto 0)); end choose;
architecture one of choose is begin
process(Q) begin
if Q="00" then output(7 downto 0)<=input(7 downto 0); elsif Q="01" then
if input(12)=0 then output(7 downto 0)<=input(15 downto 8); else
if input(11 downto 8)="0000" then
output(7 downto 0)<="0000"
当CLR为‘1’时清零，输出为零
当CLR为‘0’时，输入两个四位二进制数，输出两个数之和，S[3..0]为和，S[4]为进位。 2、加法器程序
library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity choose is
port(Q:in std_logic_vector(1 downto 0);
input: in std_logic_vector(31 downto 0); output:out std_logic_vector(7 downto 0); output1:out std_logic_vector(3 downto 0)); end choose;
architecture one of choose is begin
process(Q) begin
if Q="00" then output(7 downto 0)<=input(7 downto 0); elsif Q="01" then
if input(12)=0 then output(7 downto 0)<=input(15 downto 8); else
if input(11 downto 8)="0000" then
output(7 downto 0)<="0000"
else output(7 downto 0)<="00010001"+not("0000" end if;
end if;
elsif Q="10" then output(7 downto 0)<=input(23 downto 16);
elsif Q="11" then output(7 downto 0)<="0000" output1<=input(27 downto 24); end if;
end process; end one;
3、仿真结果
当CLR为1时，输出为0;当CLR为0时，进行加法运算。S[3..0]为相加后得到的和，S[7..4]为相加后的进位。 (2)减法器模块 1、封装元件
2、减法器程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS PORT(
CLR:IN STD_LOGIC;
A,B:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ADDER4B;
end if;
elsif Q="10" then output(7 downto 0)<=input(23 downto 16);
elsif Q="11" then output(7 downto 0)<="0000" output1<=input(27 downto 24); end if;
end process; end one;
3、仿真结果
当CLR为1时，输出为0;当CLR为0时，进行加法运算。S[3..0]为相加后得到的和，S[7..4]为相加后的进位。 (2)减法器模块 1、封装元件
2、减法器程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS PORT(
CLR:IN STD_LOGIC;
A,B:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ADDER4B;
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