EDA选择题题库
教师组卷、学生备考用
1、在EDA工具中，能完成在目标系统器件上布局布线软件称为（  C  ）。
A.仿真器
B.综合器
C.适配器
D.下载器
2、在执行Quartus Ⅱ的（  D  ）命令，可以精确分析设计电路输入与输出波
形间的延时量。
A .Create default symbol    B.Simulator
C. Compiler
D.Timing  Analyzer
3、在Verilog HDL中，用语句（  D  ）表示clock的下降沿。
A. posedge clock
B. negedge clock
C. clock==1’b0
D. clock==1’b1
4、QuartusII中编译Verilog源程序时要求（  C    ）。
A.文件名和实体可不同名
B.文件名和实体名无关
C. 文件名和实体名要相同
D. 不确定
5、Verilog语言对大小写是（    D    ）。
A. 敏感的
B. 只能用小写
C. 只能用大写
编程语言下载D. 不敏感
6、在Verilog语言中，标识符描述正确的是（  A    ）。
A. 必须以英文字母或下划线开头
B.可以使用汉字开头
C.可以使用数字开头
D.任何字符都可以
7、符合Verilog标准的标识符是（    A    ）。
A. A_2
B. A+2
C. 2A
D. 22
8、符合Verilog标准的标识符是（  A    ）。
A. a_2_3
B. a*2
C. 2_2_a
D. 2a
9、不符合Verilog标准的标识符是      C  。
A. a_1_in
B. a_in_2
C. 2_a
D. asd_1
10、下面数据中属于实数的是（  A      ）。
A. 4.2
B. 3
C. 1’b1
D. 5’b11011
11、下面数据中属于位矢量的是（    D  ）。
A. 4.2
B. 3
C. 1’b1
D. 5’b11011
12、运算符优先级的说法正确的是（    A  ）。
A. NOT的优先级最高
B. AND和NOT属于同一个优先级
C. NOT的优先级最低
D. 前面的说法都是错误的
13、运算符优先级的说法正确的是（  D    ）。
A. 括号不能改变优先级
B. 不能使用括号
C. 括号的优先级最低
D. 括号可以改变优先级
14、如果a=1,b=0，则逻辑表达式（a && b） |（ ~ b && a）的值是（  B    ）。
A. 0
B. 1
C. 2
D. 不确定
15、正确给变量X赋值的语句是（    A    ）。
A. X<=A+B;
B. X:=A+b;
C. X=>A+B;
D. 前面的都不正确
16、EDA的中文含义是（  A  ）。
A. 电子设计自动化
B. 计算机辅助计算
C. 计算机辅助教学
D. 计算机辅助制造
17、可编程逻辑器件的英文简称是（    D  ）。
A. FPGA
B. PLA
C. PAL
D. PLD
18、现场可编程门阵列的英文简称是（    A    ）。
A. FPGA
B. PLA
C. PAL
D. PLD
19、基于下面技术的PLD器件中允许编程次数最多的是（    C    ）。
A. FLASH
B. EEROM
C. SRAM
D. PROM
20、在EDA中，ISP的中文含义是（    B    ）。
A. 网络供应商
B. 在系统编程
C. 没有特定意义
D. 使用编程器烧写PLD芯片
21、在EDA中，IP的中文含义是（  D  ）。
A. 网络供应商
B. 在系统编程
C. 没有特定意义
D. 知识产权核
22、EPF10K20TC144-4具有多少个管脚（    A    ）。
A. 144个
B. 84个
C. 15个
D. 不确定
23、如果a=1,b=1，则逻辑表达式（a ^ b） | （ ~ b && a）的值是（  A    ）。
A. 0
B. 1
C. 2
D. 不确定
24、Verilog文本编辑中编译时出现如下的报错信息
Error:  syntax error: signal declaration must have ‘；’，but found begin instead.  其错误原因是（    A    ）。
A. 信号声明缺少分号。
B. 错将设计文件存入了根目录，并将其设定成工程。
C. 设计文件的文件名与实体名不一致。
D. 程序中缺少关键词。
25、QuartusII是哪个公司的软件(    A    )。
A. ALTERA
B. ATMEL
C. LATTICE
D. XILINX
26、下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一
种说法是不正确的(  C    )。
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；
B.原理图输入设计方法一般是一种自底向上的设计方法；
C.原理图输入设计方法无法对电路进行功能描述；
D.原理图输入设计方法也可进行层次化设计。
27、下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程(  A  )。
A.原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试
B.原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试；
C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；
D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试
28、在EDA工具中，能将HDL转换为硬件电路的重要工具软件称为(  D  )。
A.仿真器
B.综合器
C.适配器
D.下载器
29、下面哪一个可以用作verilog中的合法的实体名(    D  )。
A. OR
B. VARIABLE
C.  SIGNAL
D.  OUT1
30、在Verilog中，语句”for (i=0;i<=7;i=i+1) ”定义循环次数为(  A  )
次。
A. 8
B. 7
C. 0
D.1
31、执行Quartus II的(  C    )命令，可以对设计的电路进行仿真。
A.Creat Default Symbol
B.Compiler
C.Simulator
D.Programmer
32、下面哪一个是Quartus II中的波形编辑文件的后缀名(    B    )。
A. gdf
B. vwf
C. sys
D. tdf
33、在Quartus II集成环境下为图形文件产生一个元件符号的主要作用是
(  D    )。
A. 综合
B. 编译
C. 仿真
D.被高层次电路设计调用
34、在Quartus II工具软件中，完成网表提取、数据库建立、逻辑综合、逻
辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为(  B    )。
A. 编辑
B. 编译
C. 综合
D. 编程
35、综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表
示转化成另一种表示的过程；在下面对综合的描述中，(  D  )是错误的。
A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构
相映射的网表文件；
B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合
约束；
C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射
过程，并且这种映射关系不是唯一的。
D. 综合是纯软件的转换过程，与器件硬件结构无关；
36、关于Verlog中的数字，请出以下数字中数值最小的一个：(      )
A. 8’b11001100
B. 8’hCD
C. 8’d205
D. 8’o315
37、下列标识符中，  (    B  ) 是不合法的标识符。
A. State0
B. 9moon
C. Not_Ack_0
D. signal
38、执行Quartus II的(  A  )命令，可以为设计电路建立一个元件符号。
A． create symbol file    B. simulator
C.  compiler
D. timing analyzer
39、请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于（  C  ）。
A. ROM
B. CPLD
C. FPGA
D.GAL
40、基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→（ A ）
→综合→适配→（  B  ）→编程下载→硬件测试。
A. 功能仿真
B. 时序仿真
C. 逻辑综合
D. 配置
41、IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描
述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为(  A  )。
A. 软IP
B. 固IP
C. 硬IP
D. 全对
42、综合是EDA设计流程的关键步骤，在下面对综合的描述中，(  D  )
是错误的。
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。
C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
43、大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过(  A  )实
现其逻辑功能。
A. 可编程乘积项逻辑
B. 查表（LUT）
C. 输入缓冲
D. 输出缓冲
44、大规模可编程器件主要有FPGA、CPLD两类，其中FPGA通过(  B  )实
现其逻辑功能。
A. 可编程乘积项逻辑
B. 查表（LUT）
C. 输入缓冲
D. 输出缓冲
45、电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），
以及提高运行速度（即速度优化）；下列方法中(    A  )不属于面积优化。
A. 流水线设计
B. 资源共享
C. 逻辑优化
D. 串行化
46、always语句电平敏感信号触发情况下，不完整的IF语句，其综合结果
可实现(  A    )。
A. 时序逻辑电路
B. 组合逻辑电路
C. 双向电路
D. 三态控制电路
47、状态机编码方式中，其中(  A    )占用触发器较多，但其简单的编码
方式可减少状态译码组合逻辑资源，且易于控制非法状态。
A. 一位热码编码
B. 顺序编码
C. 状态位直接输出型编码
D. 格雷码编码
48、大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原
理的描述中，正确的是(    C )
A. CPLD即是现场可编程逻辑器件的英文简称；
B. CPLD是基于查表结构的可编程逻辑器件；
C. 早期的CPLD是从GAL的结构扩展而来；
D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构；
49、基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→
________→综合→适配→__________→编程下载→硬件测试。①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定。(    D  )
A. ③①；
B. ⑤②;
C. ④⑤;
D. ①②。
50、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原
理的描述中，正确的是:(    C )
A. FPGA是基于乘积项结构的可编程逻辑器件；
B. FPGA是全称为复杂可编程逻辑器件；
C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。

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