verilog给数组集体赋值_verilog ⼆维数组不能赋值满意答案
tegg12
推荐于 2017.06.06
怎么给数组赋值采纳率：51%    等级：9
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没有所谓的“三维数组”。
只有这种
reg [7:0] mem [0:255];
initial的时候可以做到初始化，但仅限于仿真，initial是不回可综合的答。
integer k;
initial begin
for(k=0;k<256;k=k+1) begin mem[k] = 8'h55; end
end
如果是要求可以综合的电路的话，可以这样(addr和wr_en，rd_en你⾃⼰定义吧。)：
integer k2;
reg [7:0] dout;
always @(posedge clk or negedge rst_n) begin
if(~rst_n) for(k=0;k<256;k=k+1) begin mem[k] = 8'h55; end
else if(wr_en) mem[addr] <= din;
end
always @(posedge clk or negedge rst_n) begin
if(~rst_n) dout <= 8'h0;
else if(rd_en) dout <= mem[addr];
end
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