eda课程设计
一：设计目的：
（1）学会利用artusll发热宏单元和所学的数字电路知识，指建复杂一点的数字电路或系统。
（2）学会使用E团A的程序语言FPGA/CPLD设计数字稳表。设计主要包括功能分析、方案设计和电路测试几个步蝶。
二：设计内容：
1.设计一个数字跑表，只有如下功能。
（1）复位和暂碎，秒表计时等功能。
（2）跑表计时长度可达1小时，计时度为0.01秒。
（3）通过6位数码管分别显示跑表的分、秒和百分秒。
2.方案论证：
数字跑表设三个输入端，分别为时钟输入（CLK），复位（CLR），启动、暂停按键（PUSE）。复位信号高电平有效，可对跑表异步清零：当启动、暂停键为低电平时随表开始计时，为高电平时暂停，变低后在原来的数值基础上继续计激。数字跑表的结构示意图如下：
3.横块电路设计：
数字跑表实际上为计激器，数据选保器，七段数码管译码器等模块构，核心模块应为计数器，其以为暂伴挖制和清零挖制.
计时电路
计时电路又分为百分秒计时电路、秒计时电路和分计时电路三个模块。百分秒计时电路足一个100进制的计数器，以100z输入信号作为计数时钟，其进位信号作为秒计数电路的计数时钟，当秒计数器计满时，产生的进位信号又作为分计数电路的计数时钟。电路的暂停和复位信号用于挖制计时的开始、停止和清零。
计数器模块：数字稳表的计时器功能是.当PAUSE为低电平时开始计数.百分秒低位自加一，加到九时归零，百分秒高位自加一，加到九时归零，且向秒位发出一个高电平，秒低位自加一.加到九时归零，秒高位自加一，加到五时归零，且向分位发出一个高电平。
分低位自加一，加到六时系统清零。
模块化设计的目的
数据选择器：
数据选保模块：定义三位二进制数ss作为选降数码管的变量，ss自加一，当ss大于7时归零，当ss为5、4、3、2、1时分别悔ms1，ms，sl，shml，mh的位燃给ooder，当ss为6、7时紧值为零。七段数码管显示怪码器
t段数码管译码器模块：根据数字的显示形状编制真值表，当上一模块ooder为0~9时，分别给seE燃以一组八位二进制数，使激码智员示相应的数字。

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