SOC设计复习题及答案
1、集成电路的发展分哪几个阶段？
2、SOC的构成及其优势是什么？
构成：在目前的集成电路设计理念中，IP是构成soc的基本单元。所谓IP可以理解为是满足特定规范，并能在设计中复用的功能模块，又称IP核(IPCcore)。 从IP的角度出发，SOC可以定
义为基于IP模块的复用技术，以嵌入式系统为核心，把整个系统集成在单个(或少数几个)芯片上，从而完成整个系统功能的复杂的集成电路。目前的SOC集成了诸如处理器、存储器及输入/输出端口等多种IP。
SOC的优势：与传统设计相比较，由于SOC将整个系统集成在一个芯片上，使得产品的性能大为提高，体积显著缩小。此外．SOC适用于更复杂的系统，具有更低的设计成本和更高的可靠性，因此具有广阔的应用前景。
1．SOC可以实现更为复杂的系统。2．SOC具有较低的设计成本。3．SOC具有更高的可取性。4．缩短产品设计时间。5.减少产品反复的次数。  6．可以满足更小尺寸的设计要求。7.可达到低功耗的设计要求
3、soc设计中验证分为哪几类？
1动态验证    2静态验证
比较动态验证和静态验证，各有优势和不足。动态仿真主要是模拟电路的功能行为，必须给
出适当的激励信号，然而很难选择激励来达到覆盖电路所有功能的目的。同时动态仿真很耗费时间。静态验证是针对模拟电路所有的工作环境，检查电路是否满足正常的性能指标，此类验证只限于数字逻辑电路，其准确性低于动态仿真，偶尔还会提供错误信息。
4、SOC中物理验证的分类如何？各自完成的功能是什么？
1、设计规则检查就是由芯片代工厂提供的反映工艺水平及版图设计的必须满足的一些几何规则。
2．电气规则检查是检查版图中存在的一些违反基本电气规则的点。这里的电气规则主要是指，电路开路、短路及浮动点等。
3、版图电路图同一性比较当完成版图设计之后，有必要进行Lvs，用来确认版图和原理图是否一致。此类工具用于比较版图和原理图在晶体管级的连接是否正确，并用报告的形式列出其差异之处。
8、从设计流程的角度来看，IP是如何分类的？各自的优缺点是什么?
从设计流程区分IP，可将其分为软核、固核、硬核3种类型。
(1)软核(Soft IP)由于软核是以源代码的形式提供的，因此具有较高的灵活性，并与具体的实现工艺无关，其主要缺点是缺乏对时序、面积和功耗的预见性，面且自主知识产权不容易得到保护。软核可经用户修改，以实现所需要的电路系统设计，它主要用于接口、编码、译码、算法和信道加密等对速度要求范围较宽的复杂系统。
  (2)固核(F1MIP)固核是软核和硬核的折中，它比软核的可靠性高，定义关键的性能参数，内部连线有的也可以重新优化。
  (3)硬核(hrdIP) 硬核的设计与工艺已经完成而且无法修改，用户得到的硬核仅是产品功能而不是产品设计．因此硬核的设计与制造厂商对它实行全权控制。相对于软核和固核，硬核的知识产权的保护也较简单。
5、基于标准单元的SOC芯片设计流程
6、目前SOC设计中使用的总线有哪些？各有什么特点？
1、AMBA总线 是AM公司开发的片上总线标准，AMBA总线标准包括AHB总线、ASB总线、APB总线和AXII总线。AHB总线和ASB总线连接高性能系统模块．这些设备往往工作在较高时钟频率下，对系统的性能有较大影响。AHB总线支持仲裁、突发传输、分离传输、流水操作、多主设备等复杂事务APB总线连接低功耗的外围设备，没有复杂事务实现，非流水线操作，达到减少功耗和易于使用的目的。
2、 CoreConnect总线  是IBM开发的一套片上系统总线标准。CoreConnect总线包括PLB总线、OPB总线、DCR总线。在CoreConnect总线中，PLB总线连接高性能设备,OPB总线连接低性能设备如各种外围接口等。OPB总线减少了外围设备对于PLB性能的影响。在PLB和之间存在一个转接的总线桥。PLB到桥实现了PLB总线上的主设备到OPB总线上从设备的数据传输，它在PLB总线上是从设备，但是OPB总线的主设备。相对应，OPB到PLB的桥在OPB上是从设备，但作为PLB总线的主设备．实现OPB总线上的主设备到PLB总线的从设备的数据传输。DCR总线主要用来访问和配置PLB和OPB总线设备的状态和控制寄存器。DCR总线结构实现了在PLB或OPB传输之外的数据传输。在PLB或OPB总线的主设备都需要经过
总线仲裁设备来获取对于总线的控制权。
    3．Wishbone总线
  Wishbone总线是由Silicore公司推出的片上总线标准。这种总线具有简单、灵活和开放的特点，现在已经被OpenCores采用，并组织维护。在AMBA或CoreConnect总线中，高速设备和低速设备分别在不同的总线上。而在Wishbone中，所有的核都连接在同一个标准接口上。当需要时，系统设计者可以选择在一个微处理器核上实现两个接口．一个给高速设备，另一个给低速设备。在Wishbone中有4种不同的连接方式可以使用，它们分别是点对点、数据流、共享总线和交叉连接方式。
4．0CP总线
0CP由OCP-IP组织定义的IP互连协议。OCP在IP核之间定义了一种独立于总线之外的高性能接口，这种方法可以减少设计时间、设计风险和制造成本。一个IP核可以是处理器、外围设备或者片上总线。OCP在两个通信实体之间定义了点到点的接口。这两个通信实体中的一个作为主设备，可以发起命令，另。—个是从设备，对主设备的命令做出回应。OCP不规定
总线的功能。在总线封装接口模块设计中需要将OCP请求转换成总线传输。OCP主要设备负责将总线传输转换成合法的OCP命令，OCP从设备接收主设备发出的命令，并作出回应。
5、AVALON总线 主要应用在FPGA中，作为SOPC中的片上总线。主设备之间通过仲裁机制决定是否获得总线的控制权。
7、SOC中典型的存储器有哪些？各自特点是什么?
常用的存储器有SRAM、SDRAM、DDRAM、FLASH和ROM。
1、SRAM (静态随机存储器)的特点是存储速度非常快，可以达到和处理器的时钟同步，而且SRAM存储器的接口简单，比较容易设计。SRAM在系统中常常作为处理器的缓存。但是一个通用的SRAM的每一个1为需要6个晶体管，因此比相同存储空间的RAM的面积大，在SOC中少量使用。
2、 SDRAM (同步动态随机存储器)的价格低、体积小、容量大，是SoC中比较理想的存储器件。与SRAM相比，SDRAM的控制逻辑复杂，速度较慢。SDRAM每一个内存单元由一个能
短暂存储电荷的电容器构成。中于动态内存单元容易失去电荷，因此容易失去存储在其中的数据。在SDRAM中必须包括一个刷新电路，不断地刷新其中的电荷，使其值保持不变。
3、DDRAM(双倍传输速度随即存取存储器)采用双倍数据技术，支持在时钟的上升沿和下降沿同时进行数据传输，从而增加数据的吞吐量，其最大带宽可以达到SDRAM的两倍当然它的接口设计也更加复杂。
4、 ROM(只读存储器)是一种只读存储器，包括掩膜式ROM、可编程ROMPROM)、可擦除可编程ROM(EPROM)和可电摈除可编程ROM(EEPROM)等。ROM在SOC中一般用来存储固定的代码或资。
5、FLASH(闪存)是价倍性能兼顾的一种新型的不挥发存储器。它是EPROM和EEPROM工艺综合的产物，兼顾了这两类存储器的优点。FLASH可以像EEPROM那样进行电擦除和电编程，而且它编程所需要的时间也几乎与EEPROM相同，但是FLASH本身的成本却要比EEPROM低。
9、从差异化程度来看，IP是如何分类的？各自的优缺点是什么?
从差异化的程度来区分IP，可将其分为基础IP(Foundation IP)、标准IP(Standard IP)和明星IP(Srar IP或UniqueIP)3种类型。
  (1)基础IP(Foun6tLonIP)基础IP的主要特点是其与具体工艺相关性高,且买价低廉。
  (2)标准IP(Standard IP) 标准IP指符合产业组织制定标准的IP产品，如IEEEl394、USB等。由于是工业标准，其架构应该是公开的，进入门槛较低，因此，这类IP厂商间竞争激烈，通常只有技术领先者可以获得较大的利润。Standard IP虽然应用范围相对较广泛，但产品价格随着下一代产品的出现而迅速滑落。
    (3)明星IP(Srar IP或UniqueIP)
    明星IP一般复杂性高，通常必须要具备相应的工具软件与系统软件相互配合才能开发，因此不易于模仿，进入门槛较高，竞争者少，产品有较高的附加价值，所需的研究、开发时间也较长。另外，明星IP通常需要长时间的市场验证才能确保产品的可靠性及稳定性。持续的投资与高开发成本，是此类型产品的特点。产品类型包括MPU、CPU、DSP等。模块化设计的优点
以上3种类型中以明星IP的附加价值最高，标准IP次之，基础IP则因其价格低廉。
10、在SOC设计中，同步电路和异步电路设计的优缺点各有哪些？
同步电路的优点：从功能上看，同步设计具备以下优点：
●在同步设计中，EDA工具可以保证电路系统的时序收敛，有效避免了电路设计中竞争冒险现象；
●由于触发器只有在时钟边缘才改变取值，很大限度地减少了整个电路受毛刺和噪声影 响的可能。
同步电路设计的缺点：最主要的问题是时钟偏斜（Clock Skew）及功耗的问题。除了时钟偏斜，同步电路还受到时钟抖动Clock Jitter)的影响。所谓时钟抖动指的是，芯片某一给定点上时钟信号的间歇性变化，即时钟周期在不同的时间段长短不一。
异步电路设计的优点：1、模块化特性突出 2、对新好的延迟不敏感 3、没有时钟偏斜问题 4、有潜在的高性能特性 5、好的电磁兼容性 6、具有低功耗的特性
异步电路设计的缺点：异步电路设计的主要缺点是设计复杂，目前缺少相应的EDA工具的支
持。例如，静态时序分析、DFT、布局布线等工具都只适应于同步电路设计。所以，目前异步电路设计还只限于手工布局布线的小规模的设计。在大规模集成电路设计中应避免采用异步电路设计。
11、什么是逻辑综合？
利用工具将RTL代码转化为门级网表的过程称为逻辑综合。综合一个设计的过程，从读取RTL代码开始，通过时序约束关系，映射产生一个门级网表。它可以分为两步，首先根据用户指定的工艺库将RTL翻译及映射成为网表，然后根据要求对其进行优化，如图所示：
12、CMOS IC中的功耗主要有哪几部份组成？在设计中如何消除或降低各部分的功耗？
CMOS IC电路中的功耗由两部分组成。第一部分为负载电容充放电时引起的功耗，称为动态功耗，另一部分为漏电流引起的功耗，称为静态功耗。其中，动态功耗包括翻转功耗和短路功耗。翻转功耗是数字电路要完成功能计算所必须消耗的功耗，称为有效功耗；短路功耗是由于CMOS在翻转过程中PMOS管和NMOS管同时导通时消耗的功耗，称为无效功耗。数字CMOS电路的总功耗如式(11．1)所示，其中，第一项为翻转功耗，第二项为短路功耗．最后一项为漏电流功耗，前两项称为动态功耗，最后一项为静态功耗。

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