1 什么是Setup 和Holdup时间？
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。见图1。
如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
图1 建立时间和保持时间示意图
2什么是竞争与冒险现象？怎样判断？如何消除？
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
3  用D触发器实现2倍分频的逻辑电路？
Verilog描述：
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
图形描述：
4  什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。
同时在输出端口应加一个上拉电阻。
5  什么是同步逻辑和异步逻辑？
同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
6  请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。
7  你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
12，5，3.3
TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？
PAL，PLD，CPLD，FPGA。
9  试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
module dff8(clk , reset, d, q);
input  clk;
input  reset;
input  [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
10  设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包
括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？
电源的稳定上，电容的选取上，以及布局的大小。
11 用逻辑门和cmos电路实现ab+cd
12 用一个二选一mux和一个inv实现异或
13 给了reg的setup,hold时间，求中间组合逻辑的delay范围。
Delay < period - setup - hold
14 如何解决亚稳态
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 15 用verilog/vhdl写一个fifo控制器
包括空，满，半满信号。
16 用verilog/vddl检测stream中的特定字符串
分状态用状态机写。
17 用mos管搭出一个二输入与非门。
18 集成电路前段设计流程，写出相关的工具。
19 名词IRQ,BIOS,USB,VHDL,SDR
IRQ:  Interrupt ReQuest
BIOS:  Basic Input Output System
USB:  Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR:  Single Data Rate
20  unix 命令cp -r, rm,uname
21 用波形表示D触发器的功能
22 写异步D触发器的verilog module
module dff8(clk , reset, d, q);
input  clk;
input  reset;
input d;
output  q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
23  What is PC Chipset?
芯片组（Chipset）是主板的核心组成部分，按照在主板上的排列位置的不同，通常分为北桥芯片和南桥芯片。北桥芯片提供对CPU的类型和主频、内存的类型和最大容量、ISA/PCI/AGP插槽、ECC纠错等支持。南桥芯片则提供对KBC（键盘控制器）、RTC（实时时钟控制器）、USB（通用串行总线）、Ultra DMA/33(66)EIDE数据传输方式和ACPI（高级能源管理）等的支持。其中北桥芯片起着主导性的作用，也称为主桥（Host Bridge）。
除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel的8xx系列芯片组就是这类芯片组的代表，它将一些子系统如IDE接口、音效、MODEM和USB直接接入主芯片，能够提供比PCI总线宽一倍的带宽，达到了266MB/s。
24 用传输门和反向器搭一个边沿触发器
25 画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity pdiv is
port(clk:in std_logic;
y : out std_logic);
end pdiv;
architecture bh of pdiv is
signal loadn,loadm,a,b :std_logic;
signal qn,qm: std_logic_vector(2 downto 0);
begin
process (clk,loadn,loadm)
begin
if loadn ='1' then
qn<="010";
elsif clk'event and clk='1' then
qn<=qn-1;
end if;
if loadm='1' then
qm<="010";
elsif clk'event  and clk='0' then
qm<=qm-1;
end if;
end process;
loadn<=qn(2);
loadm<=qm(2);
a<=qn(1);
b<=qm(1);
y<=a nor b;
end bh;
汉王笔试
下面是一些基本的数字电路知识问题，请简要回答之。
a) 什么是Setup 和Holdup时间？
b) 什么是竞争与冒险现象？怎样判断？如何消除？
c) 请画出用D触发器实现2倍分频的逻辑电路？
d) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
e) 什么是同步逻辑和异步逻辑？
f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。
g) 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
2、可编程逻辑器件在现代电子设计中越来越重要，请问：
a) 你所知道的可编程逻辑器件有哪些？
b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
3、设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包
括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？
飞利浦－大唐笔试归来
1，用逻辑们和cmos电路实现ab+cd
2. 用一个二选一mux和一个inv实现异或
3. 给了reg的setup,hold时间，求中间组合逻辑的delay范围。
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。时hold time不够，数据同样不能被打入触发器。
4. 如何解决亚稳态
5. 用verilog/vhdl写一个fifo控制器
6. 用verilog/vddl检测stream中的特定字符串
信威dsp软件面试题～
)DSP和通用处理器在结构上有什么不同，请简要画出你熟悉
的一种DSP结构图
2)说说定点DSP和浮点DSP的定义（或者说出他们的区别）
3）说说你对循环寻址和位反序寻址的理解
4）请写出【－8，7】的二进制补码，和二进制偏置码。
用Q15表示出0.5和－0.5
扬智电子笔试
第一题：用mos管搭出一个二输入与非门。
第二题：集成电路前段设计流程，写出相关的工具。
第三题：名词IRQ,BIOS,USB,VHDL,SDR
第四题：unix 命令cp -r, rm,uname
第五题：用波形表示D触发器的功能
第六题：写异步D触发器的verilog module
第七题：What is PC Chipset?
第八题：用传输门和倒向器搭一个边沿触发器
第九题：画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。
华为面题
(硬件)
全都是几本模电数电信号单片机题目
1.用与非门等设计全加法器
2.给出两个门电路让你分析异同
3.名词:sram,ssram,sdram
4.信号与系统：在时域与频域关系
5.信号与系统：和4题差不多
6.晶体振荡器，好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期..
7.串行通信与同步通信异同，特点，比较
8.RS232c高电平脉冲对应的TTL逻辑是?(负逻辑?)
9.延时问题，判错
10.史密斯特电路，求回差电压
11.VCO是什么，什么参数(压控振荡器?)
12. 用D触发器做个二分颦的电路.又问什么是状态图
13. 什么耐奎斯特定律，怎么由模拟信号转为数字信号
14. 用D触发器做个4进制的计数
15.那种排序方法最快?
一、研发（软件）
用C语言写一个递归算法求N！；
给一个C的函数，关于字符串和数组，出错误；
防火墙是怎么实现的？
你对哪方面编程熟悉？
新太硬件面题
接着就是专业题目啦
（1）d触发器和d锁存器的区别
（2）有源滤波器和无源滤波器的原理及区别
（3）sram，falsh memory，及dram的区别？
（4）iir，fir滤波器的异同
（5）冒泡排序的原理
（6）操作系统的功能
（7）学过的计算机语言及开发的系统
（8）拉氏变换和傅立叶变换的表达式及联系。
如果电路中一定要使用组合逻辑，如何提高电路的可靠性
2.你认为ASIC成功的关键是什么？
一开始还以为会让自我介绍一下（以前所有的面试都如此开场），没想到刚一坐下来就是技术问题，有点蒙。大致如下：
1、同步异步电路的区别（虽然经常提到这个概念，可是真细致的问起来，感觉不好说）
2、异步电路设计要注意哪些问题（同上）
3、怎么提高设计频率
4、数字锁相环的概念和设计要点（这个我前两天拿到资料看了一下，但没仔细看，结果答的比较含糊，唉）
5、用运放画一个放大器（汗，早忘了）
就记得这些了，接着给欧一份考卷，我答得还可以，能想起下面这些：
1、传输线固有输入阻抗和传输线长度和宽度的关系？
2、漂移发生在多大的频率上？（好像也是锁相环方面的概念，记不太清了）
3、什么狼、羊、仓的逻辑题，很容易
4、ttl高电平得最低输入电压、低点平的最高输入电压是多少？
5、冒险的概念
6、几个数字电路让你分析，不难，没法画，就不说了。
7、512k*8bit的ram有几根地址线，数据线？（今天面试最容易的题）
8、什么SDH和PDH的区别？（因为听都没听说过，也不知道记得对不对，知道的人纠正一下哈）
9、pci是同步还是异步总线？
总之这块还是容易的，但是考得范围比较广，欢迎补充，嗬嗬
大概的印象，可能有点出入，大家参考，最好大牛能给出答案，hoho。
1. setup time 和 hold time 不满足情况下应该如何解决？
2. 什么叫做亚稳态，如何解决？
3. Verilog中 => 和 =有什么区别？
4. 画一个D触发器的原理图（门级），并且用verilog gate level表示出来；
5. 用最少的Mos管画出一个与非门；
6. 写一段finite state machine（主要考察coding style）；如果触发器的setup time/hold time不满足，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿到来时，数据才能被打入触发器。
在同步系统中，如果触发器的setup time/hold time不满足，就可能产生亚稳态（Metastability），导致采样错误。此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端毛刺、振荡、固定的某一电压值，而不是等于数据输入端D的值。这段之间成为决断时间（resolutio
n time）。经过resolution time之后Q端将稳定到0或1上，但是究竟是0还是1，这是随机的，与输入没有必然的关系。
只要系统中有异步元件，亚稳态就是无法避免的，因此设计的电路首先要减少亚稳态导致错误的发生，其次要使系统对产生的错误不敏感。前者需要同步来实现，而后者根据不同的设计应用有不同的处理办法
题目是都用英文写的，我用汉字来表达
1，a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0
例如a：0001100110110100100110
b：0000000000100100000000
请画出state machine
2，请用RTL描述上题state machine
3，library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity check1101 is
Port ( a : in std_logic;
clk : in std_logic;
b : out std_logic);
end check1101;
architecture Behavioral of check1101 is
signal p : std_logic_vector(0 to 3);
begin
serial2parallel: process(clk)
begin
if clk'event and clk='1' then
p<=a&p(0 to 2);
end if;
end process;
check: process(clk,p)
begin
if clk'event and clk='1' then
if p = "1101" then
()c语言是啥b<= '1';
else
b<= '0';
end if;
end if;
end process;
end Behavioral；我的一个同事说的。
你的p其实就是一个状态，应该是设两个状态就足够了：1101和OTHERS
这只是一个典型的设计题目，而且用状态机做并没有使设计复杂化
你下面的设计会实现有两个延时，不过我相信出题的人不会在意这个的。
还有就是，状态机设计一般都有reset的，你要加上这个端口才比较好，当然不加也不算不完整吧
此题scholes描述的，只有一个延时。修改如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.STD_LOGIC_ARITH.all;

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