RTL基本知识：全加器设计（VHDL）
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【设计要求】
使⽤层次化设计⽅法，⽤VHDL语⾔设计四位⼆进制全加器，并进⾏仿真。
【设计⽬的】
考查对于VHDL元件例化语法的熟悉程度；
考查对于数字电路中全加器⼯作原理的理解；
【设计思路】
⽤门实现两个⼆进制数相加并求出和的组合线路，称为⼀位全加器。⼀位全加器可以处理低位进位，并输出本位加法进位。多个⼀位全加器进⾏级联可以得到多位全加器。
第⼀步：⼀位全加器；
第⼆步：多位全加器，在其中例化⼀位全加器实现；
1 ⼀位全加器
a和b为两位⼆进制数据，cin为前级进位位，cout为当前计算后的进位位，sum为加法结果，电路结构和真值表如下：
2 四位全加器
四位全加器是在⼀位全加器的基础上利⽤进位进⾏串⾏级联实现，实现后的电路结构⽰意图如下：
【源代码】
1 ⼀位全加器源代码
2 四位全加器源代码
【实验结果】
【思考】
在仿真时，输⼊可能会存在⽑刺，采⽤什么⽅法可以消除⽑刺？
在设计多位全加器时，如果位数很多，⽤元件例化的⽅式程序会很长，可以采⽤什么⽅法可以改进实现？

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