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Cyclone V 器件中的外部存储器接口
Cyclone ®V 器件提供了一种高效的体系结构，能够适配广泛的外部存储器接口以支持小模块化I/O bank 结构中的高水平系统带宽。I/O 被设计用于对现有的和新兴的外部存储器标准提供高性能的支持。
表6-1:Cyclone V 器件中所支持的外部存储器标准
软核储存控制器
硬核储存控制器
存储器标准
半速率全速率DDR3SDRAM 半速率全速率DDR2SDRAM 半速率
全速率
LPDDR2SDRAM
相关链接
•外部存储器接口指标估算器
要估算外部存储器系统性能的指标，请使用外部存储器接口指标估算器。
•外部存储器接口手册
提供了有关所支持的存储器类型、电路板设计指南、时序分析、仿真和调试的详细信息。•Cyclone V 器件手册：已知问题
列出了对Cyclone V 器件手册章节所规划的更新。
外部存储器性能
表6-2:Cyclone V 器件中的外部存储器接口性能
最大和最小的操作频率取决于存储器接口标准以及器件数据表中所列出的支持的延迟锁相环(DLL)频率。
最小频率(MHz)
最大频率(MHz)
电压(V)
接口
软核控制器
硬核控制器
3003004001.5DDR3SDRAM
300
300
400
1.35
ISO 9001:2008Registered
©2013Altera Corporation.All rights reserved.ALTERA,ARRIA,CYCLONE,HARDCOPY,MAX,MEGACORE,NIOS,QUARTUS and STRATIX words
and logos are trademarks of Altera Corporation and registered in the U.S.Patent and Trademark Office and in other countries.All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera/common/legal.html .Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty,but reserves the right to make changes to any products and services at any time without notice.Altera assumes no responsibility or liability arising out of the application or use of any information,product,or service described herein except as expressly agreed to in writing by Altera.Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or
services.
1673004001.8DDR2SDRAM 167
300
333
1.2
LPDDR2SDRAM
相关链接
Cyclone V 器件手册
HPS 外部存储器性能
表6-3:HPS 外部存储器接口性能
硬核处理器系统(HPS)仅适用于Cyclone V SoC FPGA 器件。
4001.5DDR3SDRAM 4001.354001.8DDR2SDRAM 4001.5333
1.2
LPDDR2SDRAM
Cyclone V 器件中支持存储器接口管脚
在Cyclone V 器件中，存储器接口电路在不支持收发器的每个I/O bank 中都可用。该器件对差分读数据选通和时钟操作提供了差分输入缓冲器。
存储器时钟管脚由双倍数据速率输入/输出(DDRIO)寄存器生成。
相关链接
规划管脚和FPGA 资源章节，外部存储器接口手册
提供了有关哪一个管脚用在存储器时钟管脚以及管脚位置要求的详细信息。
指南：使用DQ/DQS 管脚适配器字符串是什么
下表提供了使用DQ/DQS 管脚的指南：
•器件支持x8或者x16的DQ 总线模式的DQ 和DQS 信号。Cyclone V 器件不支持
x4总线模式。•您也能够将未用于时钟的DQSn 管脚用作DQ(数据)管脚。
•如果没有将DQ/DQS 管脚用于存储器接口，那么您可以将这些管脚用作用户I/O 。不过，CycloneV SX 和ST 器件上未使用的HPS DQ/DQS 管脚不能作为用户I/O 使用。
•有些管脚具有多种功能，例如RZQ 或者DQ 。如果需要额外的RZQ 管脚，那么可将DQ 管脚用作RZQ 管脚。
Cyclone V 器件中的外部存储器接口
Altera 公司反馈
CV-52006HPS 外部存储器性能
6-2
2013.05.06
对于x8或者x16DQ/DQS 组(其管脚用于RZQ 管脚)，Altera 建议手动分配DQ 和DQS 管脚。否
则，Quartus II 软件就可能无法布局DQ 和DQS 管脚，导致“no-fit ”错误。注意：读取管脚列表
有关最多数量的DQ 管脚以及在特定CycloneV 器件中每组确切的数量的信息，请参考相关器件管脚列表。
在管脚列表中，DQS 和DQSn 管脚代表差分数据选通/时钟管脚对。DQS 和DQSn 管脚分别列
在Cyclone V 管脚列表中，作为DQS XY 和DQSn XY 。X 表示DQ/DQS 组编号，Y 表示组位于器件的顶端(T)、底部(B)、左侧(L)还是右侧(R)。
Cyclone V E A9、GX C9和GT D9器件的F484封装仅支持顶端上的一个24位硬核控制器使用
T_DQ_0至T_DQ_23的管脚分配。即使这些器件的F484封装管脚表在"HMC Pin Assignment"列中列出了T_DQ_32至T_DQ_39，您也不能将这些管脚分配用于硬核控制器中。
注意：相关链接
•Cyclone V E 的硬核存储控制器宽度(第6-34页)•Cyclone V GX 的硬核存储控制器宽度(第6-35页)•Cyclone V GT 的硬核存储控制器宽度(第6-36页)•Cyclone V 器件管脚输出文件请从网页上下载相关的管脚表。
Cyclone V 器件的DQ/DQSS 总线模式管脚
下表列出了每种DQ/DQS 总线模式支持的管脚，包括DQS 和DQSn 管脚对。列表所列的每组数据管脚的最大数量根据以下条件的不同而不同：
•单端DQS 信号—DQ 管脚的最大数量包括数据掩码，连接到DQS 总线网络。•差分或互补的DQS 信号—每组数据的最大数量减一。
•DDR3和DDR2接口—每个x8组管脚需要一个DQS 管脚。您可能需要一个DQSn 管脚和一个DM 管脚。这将会减少可用数据管脚的总数量。
表6-4:Cyclone V 器件的DQ/DQS 总线模式管脚
11Yes Yes x823
Yes
Yes
x16
Altera 公司
Cyclone V
器件中的外部存储器接口
反馈
6-3
Cyclone V 器件的DQ/DQSS 总线模式管脚
CV-520062013.05.06
Cyclone V E 中的DQ/DQS 组
表6-5:Cyclone V E 器件每侧上的DQ/DQS 组的数量
该表列出了软核存储控制器的DQ/DQS 组。对于硬核存储控制器，您可以从指定器件的管脚列表中获取DQ/DQS 组。在器件可用之前，这些都是初步数量。
02顶端
256-pin FineLine BGA
A2A4
01左侧02右侧03底部03顶端
324-pin Ultra FineLine BGA
02左侧02右侧04底部04顶端
383-pin Micro FineLine BGA
02左侧01右侧04底部15顶端
484-pin Ultra FineLine BGA
01左侧02右侧16底部15顶端
484-pin FineLine BGA
01左侧02右侧1
6
底部
Cyclone V 器件中的外部存储器接口
Altera
公司反馈
CV-52006Cyclone V E 中的DQ/DQS 组
6-4
2013.05.06
TBD TBD 顶端
383-pin Micro FineLine BGA
A5
TBD TBD 左侧TBD TBD 右侧TBD TBD 底部
15顶端
484-pin Ultra FineLine BGA
03右侧16底部27顶端
484-pin FineLine BGA
02右侧16底部15顶端
484-pin Micro FineLine BGA
A7
04右侧16底部15顶端
484-pin Ultra FineLine BGA
14右侧16底部27顶端
484-pin FineLine BGA
02右侧16底部27顶端
672-pin FineLine BGA
06右侧28底部310顶端
896-pin FineLine BGA
310右侧3
10
底部
Altera 公司
Cyclone V
器件中的外部存储器接口
反馈
6-5
Cyclone V E 中的DQ/DQS 组
CV-520062013.05.06

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