(19)中华人民共和国国家知识产权局
(12)发明专利说明书
(10)申请公布号 CN 105824604 A
(43)申请公布日 2016.08.03
(21)申请号 CN201510824901.7
(22)申请日 2015.11.24
(71)申请人 中国科学院计算技术研究所
    地址 100190 北京市海淀区中关村科学院南路6号
(72)发明人 并输出李震 刘少礼 张士锦 罗韬 钱诚 霁 陈天石
(74)专利代理机构 北京律诚同业知识产权代理有限公司
    代理人 祁建国
(51)Int.CI
     
                                                                  权利要求说明书 说明书 幅图
(54)发明名称
      多输入多输出处理器流水线数据同步装置及方法
(57)摘要
      本发明公开一种多输入多输出处理器流水线数据同步装置及方法，所述装置包括：具有多个运算流水级的多输入多输出功能部件，通过执行对输入操作数的运算响应指令；流水线控制器，接收指令，解析指令所需的输入操作数并判断输入操作数的有效性，若全部有效，则发送指令进入功能部件，若至少一个无效，则发送空指令进入功能部件；流水线控制器接收功能部件的输出请求，并判断可行性，若可行，则在芯片的一个节拍周期内接收所述输出请求，并在一定时间内将输出请求转发至存储器，若不可行，则阻塞功能部件的输出。由此，不仅解决了多输入多输出功能部件的流水线同步化问题，同时能很大程度降低处理器访存开销，提高处理器的访存效率。
法律状态
法律状态公告日
法律状态信息
法律状态
权 利 要 求 说 明 书
1.一种多输入多输出处理器流水线数据同步装置，设置在具有指令发射            器的芯片中，所述同步装置与一个或多个存储器相互通信，特征在于，所述同            步装置包括：           
具有多个运算流水级的多输入多输出功能部件，用于通过执行对多个输入            操作数的运算响应指令；           
与所述多输入多输出功能部件相连的流水线控制器：           
用于接收所述指令发射器发送的指令，解析指令所需的输入操作数并判断            输入操作数的有效性，若所述输入操作数全部有效，则在芯片周期的一个节拍            内，发送指令进入
所述多输入多输出功能部件；若所述输入操作数至少一个无            效，则发送空指令进入所述多输入多输出功能部件；以及，           
用于接收所述多输入多输出功能部件的多个输出请求，并判断所述输出请            求的可行性，若可行，则在芯片的一个节拍周期内接收所述输出请求，并在所            述芯片的一个节拍周期内将所述输出请求转发至所述存储器，若判断所述输出            请求为不可行，则阻塞所述多输入多输出功能部件的输出；           
与存储器和所述多输入多输出功能部件相连接的预取输入操作数逻辑，用            于计算指令所需输入操作数地址，并向所述存储器发送输入操作数预取请求，            以及缓存被预取回的数据；           
其中，所述输入操作数的有效性是指，所述流水线控制器正在解析的指令            所需的输入操作数已经被所述预取输入操作数逻辑预取或者是正在读取，能够            保证在下一个芯片周期节拍内发送至所述功多输入多输出功能部件，则所述输            入操作数为有效，否则为无效；           
其中，所述输出请求的可行性是指，所述多输入多输出功能部件输出的输            出操作数都能被缓冲器暂存或者都能被读入的存储器，则所述输出请求为可            行，否则为不可行。           
2.根据权利要求1所述的多输入多输出处理器流水线数据同步装置，其            特征在于：           
所述流水线控制器是通过设置一输入逻辑，解析指令所需的输入操作数并            对输入操作数的有效性进行判断；           
所述流水线控制器是通过设置一输出逻辑，接收所述多输入多输出功能部            件的多个输出请求并对所述输出请求的可行性进行判断。           
3.根据权利要求2所述的多输入多输出处理器流水线数据同步装置，其            特征在于，           
若所述输出逻辑阻塞所述多输入多输出功能部件的输出超过芯片周期的            一个节拍以上，则阻塞指令进入所述多输入多输出功能部件。           
4.一种使用权利要求1～3的任一项所述的多输入多输出处理器流水线数            据同步装置实现多输入多输出处理器流水线数据的同步化的方法，其特征在            于，包括如下步骤：           
步骤1，所述流水线控制器接收指令发射器发送的指令，解析指令所需的            输入操作数并判断输入操作数的有效性，若所述输入操作数全部有效，则在芯            片周期的一个节拍内，发送指令进入所述多输入多输出功能部件，若所述输入            操作数有至少一个无效，则发送空指令进入所述多输入多输出功能部件；           
步骤2，所述多输入多输出功能部件，按照指令通过运算流水级执行对多            个输入操作数的运算，并向所述流水线控制器发送输出请求；           
步骤3，所述流水线控制器接收所述多输入多输出功能部件的多个输出请            求，并判断所述输出请求的可行性，若可行，则在芯片的一个节拍周期内接收            所述输出请求，并在所述芯片的一个节拍周期内将所述输出请求转发至存储            器，若所述输出请求不可行，则阻塞所述多输入多输出功能部件的输出；           
其中，所述输入操作数的有效性是指，所述流水线控制器正在解析的指令            所需的输入操作数已经被所述预取输入操作数逻辑预取或者是正在读取，能够            保证在下一个芯片周期节拍内发送至所述功多输入多输出功能部件，则所述输            入操作数为有效，否则为无效；           
其中，所述输出请求的可行性是指，所述多输入多输出功能部件输出的输            出操作数都能被缓冲器暂存或者都能被读入的存储器，则所述输出请求为可            行，否则为不可行。           
5.根据权利要4所述的多输入多输出处理器流水线数据的同步化的方法，            其特征在于，进一步包括如下步骤：           
步骤10，输入逻辑接收所述指令发射器发送的指令，解析指令所需的输            入操作数并判断输入操作数的有效性，若所述输入操作数全部有效，则在芯片                            周期的一个节拍内，发送指令进入所述多输入多输出功能部件；或者所述输入            操作数有至少一个无效，则发送空指令进入所述多输入多输出功能部件；           
步骤20，所述多输入多输出功能部件，按照指令通过运算流水级执行对            多个输入操作数的运算，并向输出逻辑发送输出请求；           
步骤30，输出逻辑接收所述多输入多输出功能部件的多个输出请求，并            判断所述输出请求的可行性，若可行，则在芯片的一个节拍周期内接收所述输            出请求，并在一定时间内将所述输出请求转发至所述存储器；或者若所述输出            请求不可行，则阻塞所述多输入多输出功能部件的输出。           

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