附录B PＬＤ开发软件QｕaｒtusII 8.0简介
B．１概述
Aｌtera公司的QuaｒtｕsⅡ设计软件提供完整的多平台设计环境，能够全方位满足各种
设计需要，除逻辑设计外，还为可编程单片系统(SOPＣ) 提供全面的设计环境。Quaｒｔu s Ⅱ软件提供了FPＧA 和CＰLD 各设计阶段的解决方案。它集设计输入、综合、仿真、编程（配置)于一体，带有丰富的设计库，并有详细的联机帮助功能，且许多操作（如元件复制、删除和文件操作等）与Ｗｉndｏｗｓ的操作方法完全一样。此外，QuartｕsⅡ软件为设计流程的每个阶段提供QuartuｓⅡ图形用户界面、ＥDA 工具界面以及命令行界面。可以在整个流程中只使用这些界面中的一个，也可以在设计流程的不同阶段使用不同界面。
本附录将简要介绍Aｌｔeｒa于2008年5月推出的QuａｒtusII8.0设计软件。
ＱｕartusII8．0支持全部CPLD和FPGA产品，包括4０nmＳtratixIVＦPGA和Ｈa
ｒdＣｏpy ASIＣ。增强的高级布局布线算法、TimeＱｕesｔ时序分析器和PowerPlay功耗技术结合SｔrａｔixIV FPGA体系结构，大大缩短了编译时间、提高了逻辑利用率、降低了成本。即便是设计65nm StｒatixIIＩFＰGA，与7.２版相比,8.0版的编译时间最多缩短了5０％，平均缩短２２％。
QuａrtｕsIＩ８．0的其他增强特性:
●扩展的ＳOPC Buiｌder：完全支持渐进式编译和ＴiｍeQuest时序分析，提供更快的
时序逼近和设计迭代，新增的ＪTAG和ＳPI桥接组件实现了与其他FPGA或主处理
器的外部通信和调试。
●增强的TimeQｕesｔ时序分析：改进了报告和交叉检测功能，更快地完成分析与
调试。
●增强的FPGA Ｉ/Ｏ规划：在引脚规划器(Ｐin Pｌanner）中增加引脚交换功能，加速
电路板开发。
●新的IＰ向导：为成功地使用AlterａＰCI Exｐresｓ和DDR３IＰ提供专门的设
计指南和建议。
●IP MｅgaCorｅ库集成：将IP MegaCoｒｅ库集成在QuaｒtusIＩ软件中，使用户更
方便地使用Ａlterａ的IP核。新增的IP包括PCＩExpｒess Gen2硬核IＰ、５个新
的视频和图像处理内核，并且对已有的许多ＩP进行了改进。
●DSP Bｕilder：新的高级模块库提高了时序逼近的效果，用户不必手动进行流水线和
折叠操作，就可将大量的数字信号处理(ＤＳＰ)性能提高30％到50％。
Ｂ.2 用QuaｒtusⅡ进行设计的一般过程
用Ｑuａｒtu sⅡ开发FPGＡ的流程如图B－1所示，分为设计输入、综合、适配(布局布线）、时序分析、仿真和下载六个步骤。
1．设计输入
输入方式有：原理图（模块框图）、波形图、VHDL、Ｖerilｏg HDＬ、Altera HDL、网表等。QuarｔｕｓⅡ支持层次化设计，可以将下层设计细节抽象成一个符号（Ｓymｂｏl），供上层设计使用。
ＱuaｒtusⅡ提供了丰富的库资源，以提高设计的效率。Ｐrｉmｉtｉves库提供了基本的逻辑元件。Ｍｅgafunｃtｉｏnｓ库为参数化的模块库，具有很大的灵活性。Others库提供了74系列器件。此外，还可设计IP核。
２.编译
编译包括分析和综合模块(Analysｉｓ& Syｎthesis)、适配器（Fitｔｅr）、时序分析器（Ｔiｍing Anaｌyzeｒ)、编程数据汇编器(Aｓｓembler）。
分析和综合模块分析设计文件，建立工程数据库。适配器对设计进行布局布线，使用由分析和综合步骤建立的数据库，将工程的逻辑和时序要求与器件的可用资源相匹配。时序分析器计算给定设计在器件上的延时，并标注在网表文件中，进而完成对所设计的逻辑电路的时序分析与性能评估。编程数据汇编器生成编程文件，通过Quaｒtu sⅡ中的编程器(Pro ｇｒammeｒ）可以对器件进行编程或配置。
图B－1 用QuartｕｓⅡ开发ＰLD的流程
3．仿真验证
通过仿真可以检查设计中的错误和问题。QuａrtusⅡ软件可以仿真整个设计，也可以仿真设计的任何部分。可以指定工程中的任何设计实体为顶层设计实体，并仿真顶层实体及其所有附属设计实体。
仿真有两种方式：功能仿真和时序仿真。根据设计者所需的信息类型，既可以进行功能仿真以测试设计的逻辑功能，也可以进行时序仿真，针对目标器件验证设计的逻辑功能和最坏情况下的时序。
４.下载
经编译后生成的编程数据，可以通过ＱuaｒｔusIＩ中的Progrａｍmer和下载电缆直接由ＰＣ机写入FPＧＡ或CPLＤ。常用的下载电缆有:MasterBlａsteｒ、ＢytｅBlastｅrMV、BytｅBｌasｔe rⅡ、UＳＢ-Ｂlaｓte r和ＥｔheｒnetＢlａstｅr。其中，MasterBlaster电缆既可用于串口也可用于UＳB口，ByteBlasteｒMV仅用于并口，两者功能相同。BｙteBlasｔeｒⅡ、USB-Blaｓｔe r和ＥｔherneｔＢlasｔer电缆增加了对串行配置器件提供编程支持的功能。ByteBlaste rⅡ使用并口，ＵSB-Blaste r使用USＢ口，ＥthｅrneｔBｌａsｔeｒ使用以太网口。
对ＦPＧＡ而言，直接用PC机进行配置，属于被动串行配置方式。实际上，在编译阶段Q
ｕaｒｔusⅡ还产生了专门用于FPGＡ主动配置所需的数据文件，将这些数据写入与FPＧＡ配套的配置用PROM中，就可以用于FPＧＡ的主动配置。
B．3 设计输入
QｕaｒtｕsⅡ所能接受的输入方式有：原理图（*.bdｆ文件）、波形图(*．vwｆ文件)、ＶＨＤL(＊.ｖhd文件）、Verilog HDＬ（＊.v文件)、Aｌtera HＤL(*．ｔdf文件)、符号图(*．sy ｍ文件)、EDＩF网表(*.edf文件)、Verilｏg Qｕａrtus 映射文件（*．vｑf)等。ＥDIF是一种标准的网表格式文件，因此ＥＤIF网表输入方式可以接受来自许多第三方ＥDA软件(Ｓyn
ｏpsyｓ、Vｉewｌｏｇｉc、Mentor Graphicｓ等）所生成的设计输入。在上述众多的输入方式中，最常用的是原理图、HDL文本和层次化设计时要用的符号图。
１．指定工程名称
启动QuaｒtｕsⅡ后首先出现的是图B－2所示的管理器窗口。开始一项新设计的第一步是创建一个工程，以便管理属于该工程的数据和文件。建立新工程的方法如下: 1）选择菜单“Ｆile”→“New Proｊect Wizａrd…”，打开“New PｒojecｔWizaｒｄ”对话框。
2）选择适当的驱动器和目录，然后键入工程名，点击“Nexｔ”。
3）选择需要添加进工程的文件以及需要的非默认库，点击“Next”。
4）选择目标器件，点击“Next”。
5）选择需要附加的EDA工具，如图B－３，然后点击“Nｅｘt”。这一步主要是选用ＱuarｔusII之外的ＥDA工具，也可以选择菜单“Ａssｉgｎments”→“Sｅｔtinｇs”
→“ＥDA ＴooｌSettiｎgs”进行设置。
6）点击“Finish”。
图Ｂ-2 QuartuｓⅡ的主窗口(管理器窗口)
2．建立图形设计文件
第一步打开图形编辑器
1)在管理器窗口选择菜单“Fｉlｅ”→“New.．.”或直接在工具栏上点击按钮，打开“Ｎew”列表框。
2）点开“Dｅsｉgn Ｆileｓ”，选中“Blｏck Diagｒam/Schematｉc Ｆilｅ”项。
3)点击“OK”。
此时便会出现一个图形编辑窗口。
第二步输入元件和模块
1)在图形编辑窗口空白处双击鼠标左键或选择菜单“Ｅdiｔ”→“Ｉnsert Sｙmbｏl…”，也可直接在工具栏上点击按钮，便打开了“Syｍbol”对话框，如图Ｂ－4所示。
2)选择适当的库及所需的元件(模块)。
3)点击“OK”。
这样所选元件（模块）就会出现在编辑窗口中。重复这一步，选择需要的所有模块。相同的模块可以采用复制的方法产生。用鼠标左键选中器件并按住左键拖动，可以将模块放到适当的位置。
图B-3添加EＤA工具
图B-4 “Symbol”对话框
第三步放置输入、输出引脚
输入、输出引脚的处理方法与元件一样。
１）打开“Symbol”对话框。
2）在“Naｍｅ”框中键入inpｕt、oｕｔput或ｂidiｒ，分别代表输入、输出和双向I/Ｏ。
３）点击“ＯＫ”。
输入或输出引脚便会出现在编辑窗口中。重复这一步产生所有的输入和输出引脚，也可以通过复制的方法得到所有引脚。还可以勾选图B-4中的“Ｒｅpeaｔ-iｎseｒt moｄe”在编辑窗口中重复产生引脚（每点一次左键产生一个引脚，直到点右键在弹出菜单中点“Cancel”结束)。模块也能以此方式重复输入。
8gen2发布会电源和地与输入、输出引脚类似，也作为特殊元件，采用上述方法在“Naｍe”框中键入VＣC(电源)或GNＤ(地），即可使它们出现在编辑窗口中。
第四步连线
将电路图中的两个端口相连的方法如下
１）将鼠标指向一个端口，鼠标箭头会自动变成十字“+”;
2）一直按住鼠标左键拖至另一端口；
3）放开左键，则会在两个端口间产生一根连线。
连线时若需要转弯，则在转折处松一下左键，再按住继续移动。连线的属性通过点鼠标右键在弹出菜单中的管道“Conｄｕit Ｌine”（含多条信号线）、总线“BｕｓLine”、信号线“Nｏde Ｌine”中选择。
第五步输入/输出引脚和内部连线命名
输入/输出引脚命名的方法是在引脚的“PIＮ-NAME”位置双击鼠标左键，然后键入信号名。内部连线的命名方法是：选中连线，然后键入信号名。总线的信号名一般用X［n-1.．０]表示，其中的单个信号名为Xn-１、Xn-2、…、Ｘ0。
第六步保存文件
选择菜单“File”→“Ｓａve Ａs...”或“Sａｖe”，或在工具栏点击按钮，如是第一次保存，需输入文件名。
第七步建立一个缺省的符号文件
在层次化设计中，如果当前编辑的文件不是顶层文件，则往往需要为其产生一个符号，将其打包成一个模块，以便在上层电路设计时加以引用。建立符号文件的方法是，选择菜单“Ｆile”→“Create/Ｕpdate”→“Creaｔe Symｂｏl Ｆiles FoｒCｕrrｅnt File”即可。
图B-5是以原理图方式设计的一个BCＤ码模６计数器countｅｒ6。主要器件是一个四位二进制计数器74１61（Otherｓ库中的元件)和与非门(Primitｉvｅｓ库中的元件），采用异步复位的方法将计数的规模改为了六进制。

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