第44卷第1期电子器件Vol.44No.1
Feb.2021 2021年2月Chinese Journal of ElccLmn Devices
Design and Implementation of Frequency Adaptive
Undersampling Circuit Based on FPGA
PEI Yonghao1,2^SU Shujing1,2^
('.National Key厶aboratory for the Electronic Measurement Technology,North University qf China,Taiyuan Shanxi030051,China；
2.Key Laboratory of Instrumentation Science and Dynamic Measurement of Ministry of Education, North University of China,Taiyuan Shanxi030051,China) Abstract:In order Lo solve the problem of dynamic change of sampling clock in A/D uniL of digital PLL fronL-end, a frequency adaptive undersampling circuit based on FPGA is designed by using the characteristics of16bit ADC device AD7626,and an undersampling timing control strategy of adaptive frequency is proposed to solve the problem of data acquisition under dynamic sampling frequency.The experimental results show that the frequency of the collected signal is consistent with the theory,and the designed sampling circuit has the
characteristics of frequency self-adaptive.
Key words:under sampling；Nyquist's law;frequency adaptive;timing control;FPGA
EEACC：1265H；1280doi:10・3969/j・issn.1005-9490・2021・01・016
一种频率自适应欠采样电路的设计及FPGA实现
裴永浩・2，苏淑靖1,2*
(1.中北大学电子测试技术重点实验室，山西太原030051；2.中北大学仪器科学与动态测试教育部重点实验室，山西太原030051)摘要：针对数字式锁相环前端A/D单元中，采样时钟在锁相环锁定前存在动态变化的问题，利用16位ADC器件AD7626的特点设计了一种基于FPGA的频率自适应欠采样电路，提出了频率自适应的时序控制策略，解决了FPGA时序控制驱动程序对输入采样信号频率变化的自适应问题。动态欠采样频率下对时基信号进行采样的实验测试结果表明，采集信号频率与理论一致，设计采样电路具有频率自适应特性。
关键词：欠采样；奈奎斯特定律；频率自适应；时序控制;FPGA
中图分类号:TN79+2文献标识码:A文章编号：1005-9490(2021) 01-0081-05
欠采样多用于对高于奈奎斯特频率的信号进行数据采集的应用。根据奈奎斯特-香农采样定理，在使用带通滤波器限制数据采集系统带宽，并且在已知数据采集系统的奈奎斯特频率和目标信号带宽的前提下，可以对此种特殊情况下的目标信号进行重构，而不会造成信息损失。对于主要关注目标信号相位和幅值的相关应用，逐次逼近寄存器(Suc­cessive Approximation Register,SAR)型ADC米样系统可配置为欠采样来实现系统性能目标。
在应用于高精度时基校准器的数字式锁相环结构中，锁相环参考时钟输入由欠采样下对时基信号的量化结果输出提供,ADC采样时钟由锁相环输出提供，因此面临锁相环锁定前采样时钟的动态变化问题。为解决信号采集系统欠采样频率动态变化的问题，设计提出一种能够自适应动态采样频率的欠
收稿日期：2020-04-22修改日期:2020-06-12采样数据采集系统，通过FPGA对ADC芯片进行精确时序控制，可实现对时基信号的自适应频率采样，有效保证了锁相环稳定的参考时钟输入。
1对时基信号的欠采样
在数字锁相环中，被采时基信号源为恒温晶体振荡(OCXO)，输出波形为10MHz正弦波，频率稳定性为±1.00ppb(1ppb=10_9)，负载为50O情况下，温度变化速度小于2T/min，可为时基校准系统提供稳定精准的时基信号输入。时基信号的输出被欠采样保持电路欠采样，然后通过ADC量化到数字域。
根据奈奎斯特采样定理，对于频率为f0的周期 性信号，采样频率需满足f s>2^00然而在欠采样条件下，化<；乳，采样频率与通带发生的混叠使得采样数
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据中被叠加进入多种频率的谐波成分，此时采集产生信号的频率即为混叠频率。通过计算混叠频率几可确定欠采样后采集信号的时域状态，根据混叠机理及混叠频率计算公式，确定欠采样后输出信号频率为：
九t=l N・f s-f Q\(1)式中：心血伉仏+0.5),Int()为取整操作，f s采样频率;f0为被采信号频率;/out为欠采样输出信号频率。
2信号采集硬件电路设计
2.1总体设计结构
采样系统的总体结构主要由FPGA控制单元、A/D转换单元、电源、高速差分放大电路及OCXO时基源构成，如图1所示。高速差分放大电路将10 MHz标准信号转换至差分输出,FPGA产生时序控制信号CLK土,AD7626接收时序控制信号后，产生回波时钟DCO±,FPGA根据回波时钟依次读取ADC返回的串行数据D±o FPGA采用Xillix公司的AIRTIX-7系列XC7A100T芯片，适合高速数据通信和高速数据采
adaptive集等应用，可以很好地满足欠采样时序控制需求。
图1系统设计方案框图
2.2单端转差分信号驱动电路设计
设计所使用的单端转差分放大电路如图2所示。使用差分运放驱动ADC，信号源之后配置的带通滤波器以抑制谐波。信号源的特性阻抗为500，通过带通滤波器交流耦合到ADA4932，将信号源施加于ADA4932-1的正输入时，要求信号源也以50O正确端接。选中端接电阻人2，以使人2与ADA4932输入阻
图2ADA4932驱动AD7626电路抗的并联组合等于50Oo ADA4932输入阻抗R IN计算公式如下：
R IN
r g
(2)
2x(R g+r)
式中:R g=R3=R5,R f=R6=R70该差分驱动电路的配置增益为1，但基于50O信号源和ADA4932输入端匹配的端阻抗的作用，相对于戴维南等效信号源电压，通道的净总增益约为0.5o
通过配置为单位增益缓冲器的运放AD8031来缓冲AD7626的VCM输出电压，完成输出共模电压的设定。在电路中，对应于4.096V的内部基准电压,AD7626的输出共模电压为2.048V，输入(IN+、IN-)在0和+4.096V之间摆幅，发生180°反相。2.3A/D转换电路设计
被采时基信号频率为10MHz，数字锁相环前端需要以6MHz~10MHz的动态变化采样频率对时基信号进行欠采样。本文选用Analog Devices公司的AD7626作为模数转换芯片，AD7626有着10MHz 的采样率、16位数字信号输出和精准的内部参考电压，能够满足系统对采样率及分辨率的要求。AD7626的典型配置连接电路如图3所示，AD7626所接收的2.5V-LVDS格式CNV信号，由外部采样时钟驱动，配置可选择采用内部4.096V基准电压，差分信号CNV、D、DCO和CLK为ADC与FPGA之间的时序交互及数据输入输出端口。
REFIN GND
100nF
VDD1
CAP1
AD8031
REFIN
VDD1
VDD1
VDD2
CNV-CLK+
10mH
古
半6
1001F
£艮
—
空GND
AD7626
AD7626
GND
AD7626模块
图3AD7626典型连接电路原理图
3欠采样时序控制的FPGA实现
3.1FPGA程序设计
ADC的模数转换由CNV信号控制，在其上升沿启动转换。上电后产生的第一个转换结果为无效数据，随后转换结果有效。回波时钟接口模式下时序配
第1期裴永浩，苏淑靖：一种频率自适应欠采样电路的设计及FPGA实现83
置图如图4所示,AD7626与FPGA之间有三个LVDS 引脚，其中时钟DCO与数据时钟D同步，锁存数据信号D在DCO的上升沿更新。FPGA应在DCO的上升沿捕捉数据D，且须在下一转换阶段的t clkl时间内
产生16个CLK脉冲。从t clkl至t msb时间，信号D和DCO置0，且CLK脉冲沿之间为空闲低电平状态。
CLK-CLK+
DCL-DCO+
D-
D+SAMPLE N SAMPLE2VH-1
CNV-
CNV+
匸C NVH
a1516
1.2亠1516
utmuCXjoon
ACQUISITION ACQUISITION ACQUISITION
图4回波时钟模式下接口时序图
和同步时序逻辑设计方法相比，异步时序逻辑中，标志信号flag_2在敏感信号CNV的驱动下产生，而CLK在系统时钟倍频信号（500MHz）下驱动产生，因而此方法属于典型的异步时序逻辑，所使用FPGA芯片在异步逻辑环境下，时钟最高运行至600 MHz，但在综合并布局布线之后，时序急剧恶化，建立时间裕量严重不足，时序仿真结果也表明，CLK 时钟沿岀现丢失或添加，时序状态也岀现极大的紊乱，严重与ADC时序要求不符，故需采用同步时序设计方式。不论是同步时序逻辑的设计思想还是异步逻辑的设计方式，中心目的都是为了识别岀转换驱动信号CNV的上升沿，以适应CNV信号频率的变化。同步时序逻辑下CLK时钟控制产生的程序流图如图5所示。
图5CLK土时钟产生控制流程图3・2时序逻辑设计
设计主要由iobufgds缓冲单元、PLL倍频/分频单元、Moudle_ADC时序控制单元组成，如图6所示。其中ibufgds和obufgds单元分别将输入及输岀进行差分至单端和单端至差分转换;PLL IP核将系统时钟倍频至设计所需频率的时钟；时序主控模块在CNV和系统时钟的驱动下进行时序配合和串行数据读取。
Data out reg[15:01
ENO
EN1
CLK obufgds
CNV_p
CNV_n
Sys_clk_p
Sys_clk^n
Dip
D_p
ENOreg
ENl_reg
图6采样时序控制FPGA数字逻辑设计图
巧妙地利用FPGA在进行寄存器值赋值过程中的时间差，将CNV进行两次赋值操作：flag_1<；二CNV；flag_2<；二flag_1；flag<；二flag_1&（〜flag_2）o取flag_2信号的反信号与flag_1信号做“与”，以得到CNV识别状态信号flag（如图7所示的脉冲沿）o 根据AD7626芯片的工作要求:CNV至D（MSB）就绪时间t msb最大值为100nso因此当t msb小于100 ns时，可能存在ADC输岀数据未完全就绪的情况。/cnv为9MHz，设置t MSB的时间为33ns,FPGA采集回数据有误,DCO返回波形为CLK的包络；若硬性设置t msb的时间为100ns，则CNV的一个周期内无法覆盖，中间会跳过一个上升沿（16时钟沿必须持续输岀
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完毕才能启动下一次识别），不符合时序要求；设置/cnv为5MHz，此时设置就绪时间为105ns，在线逻辑（ILA）分析显示返回的DCO可见清晰的16个时钟沿，但采集的16位二进制数结果存在较大量化误差。/clk的典型值为250MHz，则16个时钟沿所需消耗的时间至少为64ns，加之至少100ns的就绪时间厲鬪，大大超过了转换信号CNV的周期111ns，因此必然会存在ADC手册时序图中所呈现的时序状态，而无 法做到如5MHz采样率时的一个CNV周期覆盖16个CLK时钟沿的情况。
有效做法是两路做交替采样后，再进行数据拼接。对CNV转换信号进行计数并标号，当标号为"1"时进行第一路采集转换，当标号为“2”时进行第二路采集转换，如图8所示，信号“e”为计数标志。每当相应的计数标志来临，在选通信号“CLK_flag”下进行该通道的时钟信号输出，与此同时，启动更高速敏感
信号（500MHz）下的进程，将两路产生的CLK信号进行拼接，由此产生满足ADC时序要求的CLK信号。
8rst
爼sys_clk_p q sys_clk^n 9CNV_p qCNV_n 爼flag l
W flag]2
3flag i
o
1
1
图7同步时序逻辑标志信号产生状态图
w sys_clk^p wCNV_p
w CLK_t mp_flag nuuiniuuiiuiniiuuinnniuirjuuuumniuinuimuuiiiiinninnmuinmoiiniimiiimirjuuumiuuuinuuuiiini i~i_____________i i i i i i________
2
^CLK_flag i&CLK n
氷2 UUUIIULIIIUL juuuinnniuuiniuiiinjL juiniiniuiniuiiuiiiniiii juinniuiiiiuiiiu 图8同步时序逻辑CLK信号产生状态图
4高速差分运放与A/D结果测试分析
4.1时基源与差分运放单元输出测试
被采信号源恒温晶体振荡器（OCXO）在3.3V供电电压下，有高稳的10MHz正弦信号输出，如图9所示。单端转差分模块输出测试结果如图10所示，转换输出信号成180。反相。由于单端转差分模块差分放大实际增益配置约为0.43，故差分输出信号测量幅
值为700mV，共模电压2.04V，均在AD7626允许输出入范围。
撤消
自动图9OCXO时钟源10MHz正弦信号输出（a）
4.2自适应频率欠采样输出结果测试
对波形数据的采集结果，可采用FPGA内嵌逻辑分析仪ILA，在工程中添加相应的测试Probes，对16位数据（串行/并行）输出、AD7626的回波时钟及串并转换使能信号enable_test进行测试。如图11所
图10单端至差分高速转换模块输出
示,Waveform-hw_ila窗口中显示,DCO时钟频率250 MHz，每隔16个时钟沿有固定时间的低电平,D为串行数据输出，在DCO时钟的驱动下对串行数据D进行读取并经串并转换后得到输出数据data_out[15：0]，可对数据进行模拟化显示，如图12得到时域平滑的正弦波形。为进一步分析输出数据，将ILA数据导出.csv文件，通过MATLAB对该文件进行读取并Plot，如图12所示。由于采样率较低，在原始信号时域内，一个周期内只能采集一个数据，可以看出波形周期为1甘（1MHz），在一个周期内的采样点数为9点，符合欠采样理论。锁相环频率输出由码型信号发生器81131A代替，改变转换驱动信号CNV的频率（采样频率），对采集波形进行抓取。在不同采样率下对波形周期进行测量，汇总结果如表1所示，其周期值较理论值在容许误差范围内
。
第1期裴永浩，苏淑靖：一种频率自适应欠采样电路的设计及FPGA实现85 ILA Status:Idle________________
Name||Value p____________20____________40____________60“co o T n m mmmOiT
w i_______________________H 埒enable_test_OBUF1_____________________!■^data_out_OBUF[15:0]|-4874Q(—5114X ―140__________160180 :MMMMEZZZ二n nn r~i_____
~L I二-2367X1198
图11FPGA内嵌逻辑分析仪(ILA)对采集信号的抓取结果(采样率9MHz)
采样过程
00.5  1.0  1.5  2.0  2.5  3.0  3.5  4.0
时间/s%10"
采样后的信号
片、/\、严匸刁
00.5  1.0  1.5  2.0  2.5  3.0  3.5  4.0
时间/s
图12欠采样过程的Plot结果(采样率9MHz)
表1自适应采样率下采集输出测试表采样欠采样频采集信号周期采集信号频率
次数率/MHz测试值/n s理论值/MHz
1  6.00498  2.00
2  6.50334  3.00
37.50400  2.50
48.00501  2.00
58.50664  1.50
68.98980  1.02
79.001001  1.00
89.0210220.98
99.8050010.20
5总结
本文利用FPGA对AD7626进行时序控制，根据AD7626所接收的频率变化的转换驱动信号CNV，对输入信号进行自适应采样频率的数据采集，通过FPGA内嵌逻辑分析仪对采集数据进行频率分析，切合了理论结果。设计充分利用了欠采样技术的特点，能够动态适应采样频率的变化，在有效获取高稳时基源信号信息的同时，降低了信号采集系统的带宽要求，能够满足高精度时基校准器的要求，具有 一定的工程应用价值。
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org/10.19678/j.issn.l000-3428.0054936.
裴永浩(1995—)，男，汉族，河南洛阳人，硕士研究生，主要研究方向为电路与系统，信号处理,2327175187@qq；苏淑靖(1971—)，女，汉族，山西吕梁人，教授，主要研究方向为感知与探测，信号处理,2802038768@qq
。

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