QuartusII中常见问题以及其解决⽅法（持续更新）
前⾔
亲爱的⼩伙伴们，很⾼兴我们⼜见⾯啦！由于前⼏天在Quartus II 和Modelsim软件中摸⽯头过河，没有额外的⼼⼒来更博，但本着今天有⼀⼩段空闲时间的原则以及分享我在软件操作中出现的问题，于是我再总结了⼀些常见问题及其解决⽅法后，我⼜来了！
（⼀）拼写错误（VHDL syntax error at ×××.vhd near text “×××”; expecting “×××”）
该图的错误解释为：代码第10⾏中⽂本"BEIGN"出现了语法错误。
解决⽅法：
1. 双击该条错误，软件会⾃动定位到错误处。
2. 检查并修改错误提⽰中的⽂本。
（⼆）末尾缺少分号（VHDL syntax error at test.vhd(×) near text “×××”; expecting “;”）
该图的错误解释为：在⽂本“END“处缺少⼀个分号
解决⽅法：
1. 双击该条错误，软件会⾃动定位到错误处。
2. 检查并添上定位处的上⼀⾏或者下⼀⾏末尾缺少的分号（ ；） 。
（三）模块名与顶层实体名不同（Error: Top-level design entity “×××” is undefined）
该图的错误解释为：顶层实体⽂件“test”未被定义；换句话说就是第⼆张图中的2、3、4没有与1的名字⼀致。
解决⽅法：
1、到⾃⼰的模块名字与顶层实体名字。
2、把代码中的模块名字全部改成顶层实体名字，列如把上图中的2、
3、4出的SN74138改成test。
（四）输⼊输出信号使⽤不当（VHDL error at WORKONE.vhd(×): can’t write to interface object “×” of mode IN）
该图的错误解释为：误将定义的输⼊信号c⽤作输出信号输出。
解决⽅法：
1、双击该条错误，软件会⾃动定位到错误处。
2、检查⾃⼰定义的输⼊输出信号，将错误处的信号改成定义的输⼊（IN）信号或者输⼊输出（INOUT）信号 ；例如将上图中，信号c本应该为输⼊信号⽽被当做a和b的与的输出，所以我们应该把该处的c改成之前定义的SINGAIL信号e。
(五) 仿真前未进⾏编译（No nodes available）
该图的错误解释为：没有可以使⽤的节点，请先进⾏编译综合。
解决⽅法：
1、到之前创建的VHDL⽂件，在经过调试保证编译综合成功之后再进⾏设置。
2、PS：希望⼩伙伴们能养成⼀个良好的软件操作习惯：创建⽂件后要么先保存要么写完代码后保存，之后进⾏代码编译综合、综合
完成再创建并保存仿真⽂件，最后进⾏仿真（在编译综合和仿真之前也可以在Settings⾥⾯检查相关的⽂件是否正确）。
（六）操作界⾯Project Navigator⼯作区消失
1、在软件View——>Utility Windows中到Project Navigator
2、PS：⼀般来说这个Project Navigator⼯作区是我们操作时⽐较常⽤的界⾯，主要是看⼀些实体⽂件结构（推荐勾选）
（七）操作界⾯Status⼯作区消失
1、在软件View——>Utility Windows中到Status
navigator标签2、PS：⼀般来说Status这⼀⼯作区是查看编译综合过程中进⾏的状态，如果编译综合出现问题，可以检查编译过程中出错的步骤并
对问题进⾏改正（推荐勾选上）
（⼋）操作界⾯Message⼯作区消失

版权声明：本站内容均来自互联网，仅供演示用，请勿用于商业和其他非法用途。如果侵犯了您的权益请与我们联系QQ:729038198，我们将在24小时内删除。