MDIO（clause22与clause45）接⼝简介以及FPGAVerilog实现
MDIO
MDIO（Management Data Input/Output），对G⽐特以太⽹⽽⾔，串⾏通信总线称为管理数据输⼊输出 (MDIO)。
MDIO由两根线组成，MDC线是数据的随路时钟，最⾼速率可达⼏MHz(各PHY芯⽚有异)。MDIO线是数据的输⼊输出双向总线，数据是与MDC时钟同步的。
MDIO前后有两种协议， 包括之前的Clause22 以及之后为了弥补Clause22 寄存器空间不⾜⽽出的Clause45， Clause 45 向前兼容Clause 22。
Clause 22
Clause 22 的时序图如下：
STA：Station Management
MMD：MDIO Managed Device
PRE：帧前导码，为32个连续“1”⽐特。
ST：帧开始标志， Clause22 的开始标志为⽐特“01”。
OP：操作码，CL22中⽐特“10”表⽰此帧为⼀读操作帧，⽐特“01”表⽰此帧为⼀写操作帧。
PHYAD：MMD的物理地址，5个⽐特，每个MMD都把⾃⼰的地址与这5个⽐特进⾏⽐较，若匹配则响应后⾯的操作，若不匹配，则忽略掉后⾯的操作。
REGAD：⽤来选MMD的32个寄存器中的某个寄存器的地址。
TA：状态转换域，若为读操作，则第⼀⽐特时MDIO为⾼阻态，第⼆⽐特时由MMD使MDIO置“0”。若为写操作，则MDIO仍由STA控制，连续输出“10”两个⽐特。
DATA：帧的寄存器的数据域，16⽐特，若为读操作，则为MMD送到STA的数据，若为写操作，则为STA送到MMD数据。
IDLE：帧结束后的空闲状态，此时MDIO⽆源驱动，处⾼阻状态。
Clause 45
Clause 45 的时序图如下：
MMD：MDIO Managed Device
PRE：帧前导码，为32个连续“1”⽐特。
ST：帧开始标志， 为了区别CL22，Clause45 的开始标志为⽐特“00”。
OP：操作码，Clause45有4种操作码，⽐特“00”表⽰设置当前寄存器地址，⽐特“01”表⽰写当前寄存器。⽐特“10”表⽰读当前寄存器，⽐特“11”表⽰读当前寄存器读完后把当前寄存器的值加1，⽤于顺序读。
PRTAD：Port Address，端⼝地址， 也称物理地址。
DEVAD：器件地址，CL45新增概念，各值与器件对应如下。
REGAD：⽤来选MMD的65536个寄存器中的某个寄存器的地址。
TA：状态转换域，若为读操作，则第⼀⽐特时MDIO为⾼阻态，第⼆⽐特时由MMD使MDIO置“0”。若为写操作，则MDIO仍由STA控制，连续输出“10”两个⽐特。
DATA：帧的寄存器的数据域，16⽐特，若为读操作，则为MMD送到STA的数据，若为写操作，则为STA送到MMD数据。
IDLE：帧结束后的空闲状态，此时MDIO⽆源驱动，处⾼阻状态。
Problems with the MDIO
当MDIO通信出现问题，可依次检查以下⽅⾯
确保MDC⼯作在合适的频率
确保MDC以及MDIO有上拉
PHYAD（PRTAD）没有搞错。
MMD 没有处于复位状态。
适当调整MDC的相位。
有些MMD要求帧与帧之间⼀定要⽤⾼阻态分隔
STA MDIO 接⼝ Verilog 代码如下
`timescale 1ns / 1ps
//
// Company:
// Engineer:
//
/
/ Create Date: 2019/08/12 10:39:51
// Design Name:
// Module Name: eth_mdio_interface
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
pending//
// Dependencies:
//
// Revision:
/
/ Revision 0.01 - File Created
// Additional Comments:
//
//
module eth_mdio_interface #(
parameter MDC_DIVISOR = 100 MDC frequency is clk_i / MDC_DIVISOR.
)(
input clk_i,
input rstn_i,
input clause_sel_i,1 : Clause 45; 0 : Clause 22;
output reg ready_o,
input valid_i,
input [1:0] cmd_i,
input [25:0] addr_i, Cl45: PHY Addr(5 bit) + Devices Addr(5 bit) + Reg Addr(16 bit); Cl22 : PHY Addr(5 bit) + Reg Addr(5 bit) + invalid(16 bit)// input [15:0] wdata_i,
output reg rdata_vld_o,
output reg [15:0] rdata_o,
output reg mdc_o,
input mdio_i,
output reg mdio_o,
output reg mdio_oen_o
);
localparam WR_CMD = 2'b01;
localparam RD_CMD = 2'b11;
localparam RD_INC = 2'b10; not supported
//---------------------------------------------------------------------------------------------------
// Function - Calculates the log2ceil of the input value
//---------------------------------------------------------------------------------------------------
function integer log2ceil;
input integer val;
integer i;
begin
i = 1;
log2ceil = 0;
while (i < val) begin
log2ceil = log2ceil + 1;
i = i << 1;
end
end
endfunction
localparam P_MDC_DIVIDE_BITS = log2ceil(MDC_DIVISOR) - 1; // Need to count to (MDC_DIVISOR/2) - 1
reg [P_MDC_DIVIDE_BITS-1:0] mdc_divide;
reg mdc_tick;
reg mdc_sample;
Divide clock to make MDIO clock
always @(posedge clk_i, negedge rstn_i)
if(!rstn_i)
mdc_divide <= 0;
else if(mdc_divide == 0)
mdc_divide <= (MDC_DIVISOR/2) - 1'b1;
else
mdc_divide <= mdc_divide - 1'b1;
always @(posedge clk_i, negedge rstn_i)
if(!rstn_i)
mdc_o <= 1'b0;
else if(mdc_divide == 0)
mdc_o <= ~mdc_o;
Data is output on mdc_tick. Delay it slightly from the clock to ensure setup and hold timing is met
Data is output on mdc_tick. Delay it slightly from the clock to ensure setup and hold timing is met Sample read data just before rising edge of MDC
always @(posedge clk_i, negedge rstn_i)
if(!rstn_i) begin
mdc_tick <= 1'b0;
mdc_sample <= 1'b0;
end
else begin
mdc_tick <= ~mdc_o & (mdc_divide==(MDC_DIVISOR/2) - (MDC_DIVISOR/4));
mdc_sample <= ~mdc_o & (mdc_divide==2);
end
wire [4:0] cl45_phy_addr = addr_i[25:21];
wire [4:0] cl45_dev_addr = addr_i[20:16];
wire [15:0] cl45_reg_addr = addr_i[15:0];
wire [4:0] cl22_phy_addr = addr_i[25:21];
wire [4:0] cl22_reg_addr = addr_i[20:16];
reg [3:0] state;
localparam ST_PREAMBLE1 = 4'd0;
localparam ST_IDLE1 = 4'd1;
localparam ST_WR_ADDR_CL45 = 4'd2;
localparam ST_IDLE2 = 4'd3;
localparam ST_PREAMBLE2 = 4'd4;
localparam ST_REWR_ADDR_CL45 = 4'd5;
localparam ST_WR_ADDR_CL22 = 4'd6;
localparam ST_WR_DATA = 4'd7;
localparam ST_RD_DATA = 4'd8;
wire preamble_set_done;
wire wr_addr_cl45_done;
wire wr_addr_cl22_done;
wire rewr_addr_cl45_done;
wire wr_data_done;
wire rd_data_done;
reg wr_rdn_en;
reg cmd_pending;
always @(posedge clk_i, negedge rstn_i)
if(!rstn_i)
state <= ST_IDLE1;
else
case (state)
ST_IDLE1 : if(cmd_pending && mdc_tick)
state <= ST_PREAMBLE1;
else
state <= ST_IDLE1;
ST_PREAMBLE1 : if(preamble_set_done)
state <= clause_sel_i? ST_WR_ADDR_CL45 : ST_WR_ADDR_CL22;
else
state <= ST_PREAMBLE1;
ST_WR_ADDR_CL45 : if(wr_addr_cl45_done)
state <= ST_IDLE2;
else
state <= ST_WR_ADDR_CL45;
ST_IDLE2 : if(mdc_tick)
state <= ST_PREAMBLE2;
else
state <= ST_IDLE2;
ST_PREAMBLE2 : if(preamble_set_done)
state <= ST_REWR_ADDR_CL45;
else
state <= ST_PREAMBLE2;
ST_REWR_ADDR_CL45 : if(rewr_addr_cl45_done)
state <= wr_rdn_en? ST_WR_DATA : ST_RD_DATA;
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