IC制造前段制程名词解释和作用
IC制造前段制程名词解释和作用（二）
11. SiN remove: 為求保險, 常在H3PO4前增加DHF; SiN remove後若仍有remaining SiN, 則有可能是reverse STI mask該開未開
12. clean/sacrificial oxide: 早期LOCOS製程中以SAC oxide來解決Kooi effect並作為imp的screen oxide, 由於STI的Kooi effect已不存在, SAC oxide可以刪除, 目前僅做imp的screen oxide
13. well formation: 純為imp
(1) 常用B, P, As因為這三者對Si具有最佳的固態溶解度; ie, 最易溶於Si, 或說與Si形成最佳鍵結及最少的晶格缺陷
(2) 偶而採用Ge, 通常是為拉大Si表面的晶格常數; ie在固定長度的channel length 內會電子電洞遇到較少晶格碰撞(or crystal scattering), 提升mobility
(3) B, P擴散率佳, annel後具均勻profile; 常用於well-imp; 若用於Vt-imp, 需考慮散失於外的imp loss或擴散入gate oxide造成oxide degrade
(4) As擴散率差, anneal通常只是為修復imp-damage, 與Si形成良好鍵結; As常用於S/D等不希望因thermal造成過度diffusion之製程; 另需考慮擴散率差, 勢必導致局部doping concentration較高, breakdown voltage勢必下降; As亦常用於define PMOS的buried channel
(5) Well-imp: 最好能有SIMS, simulation或imp table; 必須知道每道imp的目的; 例如0.13IFX imp profile出現兩個peak, 而在深度3500A處出現凹陷, 遇高壓將有leakage issue, 因此在HV device處補打channel-stop; 同樣問題出在doping濃度愈濃, 愈容易有breakdown; 兩者需trade-off
(6) 通常在well-imp中就打Vt: 以B調高NMOS的Vt或調降buried-channel PMOS 的Vt, 另以P調高PMOS Vt(較少用As, for breakdown issue)
(7) 通常會tile幾度打imp, for channeling effect; screen oxide目的亦同
(8) N+poly/PW與P+poly/NW屬於surface-channel device, N+poly/NW與
P+poly/PW則為buried channel device; 由於NP/NW與PP/PW很難在surface inversion, 故需doping形成內部的channel, 形成punch-through式的導通, 因此不適於做small device, 可用於IO的large device; 前述中以As定義PMOS的buried-channel: 因為PMOS buried-channel是以B形成, B很會跑, 故以As擋在上方, 避免B跑到surface影響Vt 14. RCA/dual GOX:
(1) RCA是關鍵製程, 直接影響surface condition, Q-time over時未必能re-work; 需視RCA造成wafer表面micro-scratch..等情況而定
(2) thin oxide: 用於core, Vt較低, 咚闼俾矢? 當gate oxide逐漸scaling down至無法達成的厚度時(<7A), 常需氮化以提升k值維持quality與performance; quality所指為避免B穿透, performance則是維持相同Cox(Id中重要參數); 因為C=k*A/t, scaling down
t2<="" no)+h2來長gox,="" p="" t2="k1/t1即可以較厚的Gox維持相同Cox;" 因此常以n2o(or="" 提升k值使k2="" 然後in-situ做n2="">
(3) thick oxide: 用於IO, Vt高, thicker Gox會有較高的gated breakdown voltage; 適用於HV device
15. poly formation:
(1) N+poly imp: 使NMOS具有N+poly, PMOS在S/D imp後亦成為P+poly, 二者均為surface-channel device; 但因P+poly濃度不足, 容易造成poly depletion, 因此PMOS 的electric(or inversion) oxide thickness較NMOS厚; 另外缺點為N+poly的etching rate 較快, 這是因為poly遇到N-type dopant時產生較大grain之故, 另外因imp使dopant集中於poly中央高度, etching時poly常於中央處凹陷(etching rate較快), profile控制不易; 另外PMOS於etching為Upoly, 使N, PMOS的poly CD及profile出現差異; 可以OPC修補
(2) In-situ N+poly dep: 好處是N, PMOS 均為N+poly, 件一致, 蝕刻易於控制;
缺點是PMOS必須考慮做成buried-channel device
(3) Poly-etching: 除了profile外, 最大問題是在over-etching, 因為gate-oxide一旦擋不住, substrate將被吃出trench(因為原本就是吃poly的程式)
(4) 由於N-, P- poly profile的差異, 可能造成CDSEM與TEM不同的offset, 這並非
造成取點的誤差
來自CDSEM不夠sensitive, 而是來自其咚愎?
(5) Re-oxidation: 有時在P1-etching後加入re-oxidation, 這是為P1-etching時造成的oxide damage做修補, 避免在poly-corner造成gated breakdown
16. offset spacer: 目的在於提高gated breakdown voltage以及增加channel-length, SiN-spacer的adhesion
17. LDD-pkt imp: LDD是為抑制hot electron, tile 30度角的pocket (or halo) imp則是anti-punch-through; 在Vt調定後, 常以LDD, pkt-imp微調: 加重LDD可提升Ion, 加重pkt-imp可抑制Ioff
18. SiN spacer: 目的在於提高gated breakdown voltage同時避免因contact
mis-align造成contact-to-poly breakdown; SiN-spacer完成後才是真正的channel-length; Si
N-spacer蝕刻後的remain oxide是重要參數, 因為後續S/D imp深度極? 過薄的remain oxide使S/D imp太深, 形成的CoSi將造成contact Rc升高; 反之, 若remain oxide太厚, S/D imp太? CoSi將消耗大部分的doping物質, 使metal(contact中的W)未經由理想的P-N junction阻隔直接接觸well形成junction leakage
19. S/D: 0.13以下常用兩道imp, 較湹?E15為主要的S/D, 另一道較深的1E14則是讓doping profile不致過於abrupt; 因為伴隨device scaling-down, channel愈來愈短, source-drain punch愈嚴重, 則須較濃的halo-imp(1E13); 高濃度halo遇到高濃度的S/D極易造成junction breakdown, 因此降低S/D junction concentration以提升breakdown voltage
20. SiO2: 將欲形成CoSi處打開, 其餘遮住; 需考慮active旁的STI-oxide loss, CoSi 將由sidewall形成, 深入diffusion底部, 消耗doping物質, 形成junction leakage
21. CoSi salicide (self-align silicide):
(1) 有些製程會在CoSi之前加打imp, 用以形成理想的(線性低阻值)Ohmic contact; 若在salicide之後加打imp, 則可能造成metal damage, 反而提高阻值
(2) Co sputter/RTP1: 形成高阻值的CoSix
degrade
(3) Clean: 去除多餘Co
(4) RTP2: 形成理想的CoSi
22. ILD: 常用PSG或BPSG
(1) 以SiN作為contact etching的stop-layer
(2) PSG即是在SiO2中加入P, 目的是為Ca, Na等離子的gettering
(3) BPSG是以往為平坦化的製程, 因device形成後, 表面高低不平, 須以aneal”溶解”使film流動以達平坦化目的, 稱為re-flow; B即是為降低re-flow的溶解溫度; 如今多採ILD-CMP製程, BPSG可以捨棄; 但對部分DRAM產品, 因為需求不如logic的high speed, 可接受較高的thermal budget(沒有imp-profile飄掉的問題), 仍可採用re-flow方式
23. contact
(1) 需考慮etching stop on poly or diffusion (main etching時間不同)
(2) border-less contact(diffusion-overlay-contact=0) or sharing contact(兩contact距離過近, 不做contact hole而是做成跨過STI的狀contact): 容易造成S/D旁STI oxide loss, ie, 電流將於S/D sidewall處流入, 而未經由理想的Ohmic contact, 而由高阻值的

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