小数分频频率合成器中Σ-Δ调制器设计与实现
晏敏;徐欢;乔树山;杨红官;郑乾;戴荣新;程呈
【摘 要】介绍了一种应用于小数分频频率合成器的Σ-Δ调制器的设计,该调制器采用三阶级联的MASH1-1-1结构,并利用流水线技术,提高了调制器的工作频率.电路设计采用Verilog HDL硬件描述语言实现,基于 QuartusⅡ工具进行测试验证,结果表明,调制器最高工作频率为240.56 MHz.最终采用 SMIC 0.18μm CMOS 工艺,完成了电路版图设计.芯片面积为34148.5μm2,芯片总功耗为1.284 mW,与传统设计相比,面积降低了31.23%,功耗降低了46.14%.%This paper presented a design and implementation study of a three-order all-digital MASHΣ-Δmodulator,which can be used in Fractional-N Frequency Synthesizer applications.To achieve the de-sired operation frequency while providing low-power dissipation and small area,the pipelining technique was utilized in the design.The circuit was described by using the Verilog hardware description language, and the operating frequency of the modulator is 240.56 MHz based on QuartusⅡ.Eventually,the SMIC 0.18μm CMOS process was adopted,and the circuit layout was completed.The chip's area is 34148.5μm2 ,and the total p
ower of the chip is 1.28 mW.Compared with traditional design,it can result in a 31. 23% area reduction and 46.14% power reduction.
【期刊名称】《湖南大学学报（自然科学版）》
【年(卷),期】2014(000)010
【总页数】5页(P91-95)
【关键词】调制器;频率合成器;MASH1-1-1;流水线技术;CMOS
【作 者】晏敏;徐欢;乔树山;杨红官;郑乾;戴荣新;程呈
【作者单位】湖南大学 物理与微电子科学学院，湖南 长沙 410082;湖南大学 物理与微电子科学学院，湖南 长沙 410082; 中国科学院 微电子研究所，北京 100029;中国科学院 微电子研究所，北京 100029;湖南大学 物理与微电子科学学院，湖南 长沙 410082;湖南大学 物理与微电子科学学院，湖南 长沙 410082;湖南大学 物理与微电子科学学院，湖南 长沙 410082;湖南大学 物理与微电子科学学院，湖南 长沙 410082
【正文语种】中 文
【中图分类】TN74
频率合成器是无线通信射频前端的一个关键模块，其作用是为收发机射频前端产生频率源，进行频率变换和信道选择［1］.随着无线通信、数字电视、物联网等现代高科技技术的广泛应用和不断发展，对频率源的频率稳定度、频谱纯度和输出频率的精度要求越来越高，因此对频率合成器的性能要求也越来越高［2］.在频率合成器中，分频器是一个非常重要的模块，它是频率合成器能提供多个高精度频率信号并同时实现高频低功耗工作的关键和前提［3］.因此，对频率合成器中分频器的研究、设计与实现有重要的现实意义和工程应用价值.
传统的频率合成器中分频器为整数分频结构，为了能产生相邻且频率间隔较小的信道频率，要求参考频率较小，分频系数较大，因此抗噪能力差［4］.基于Σ－Δ调制器技术的小数分频可以获得较高频率分辨率和极低的相位杂散，方便实现各种数字调制.
本文采用MASH1－1－1结构，运用流水线技术，采用Verilog硬件描述语言，设计完成了一款应用于小数分频频率合成器的Σ－Δ调制器的设计；采用Verilog硬件描述语言进行描述，最终采用SMIC 0.18μm CMOS工艺，完成了电路版图.
1 小数N分频频率合成器
小数N分频频率合成器的电路如图1所示，电路由鉴频鉴相器（Phase Frequency Detector，PFD）、电荷泵（Charge Pump，CP）、环路滤波器（Loop Filter，LPF）、压控振荡器（Voltage Control Oscillator VCO）及分频器构成.外部输入的参考频率与VCO经过分频后的频率进行比较，输出产生的相位差函数作用于电荷泵，经过环路滤波器滤除高频分量和噪声，成为压控振荡器的控制电压，通过不断反复调整，输出稳定的FVCO，达到锁定状态［5］.
图1 小数分频频率合成器结构图Fig.1 The structure of fractional－N frequency synthesizer
传统小数分频利用相位累加器进行设计，提高了分频器的分辨率，但同时给环路输出带来了信噪比低、输出频率的相位扰动增加等问题.为了获得良好的频率输出，Σ－Δ调制概念被引入小数分频器设计中，从而可获得高质量的小数平均功率输出.
2 Σ－Δ调制器
2.1 一阶Σ－Δ调制器
一阶数字Σ－Δ调制器的Z域数学模型如图2所示［6］，可推算出传输函数为：frequency函数计算频数
式中：F（Z）为调制器小数部分输入；Eq1（Z）为量化噪声［7］.
图2 一阶Σ－Δ调制器Z域模型Fig.2 The Zmodel of first－orderΣ－Δmodulator
从传输函数可看出，（1－Z－1）项对量化噪声呈现出高通特性，可将由小数分频引起的量化噪声推向高频，再通过一个低通滤波器将噪声加以滤除，使得量化噪声对输出几乎没有影响.同时Σ－Δ调制器的输出为一个随机序列，受其控制的分频比也呈现随机性，从而保证了环路相位误差的随机性，消除了VCO控制电压的低频交流成分，减少了小数杂散［8］.
2.2 MASH1－1－1Σ－Δ 调制器
基于一阶的Σ－Δ调制器的频率合成器由于小数毛刺的影响很难在实际产品中得到应用，为了避免稳定性的问题而又能获得很好的噪声整形性能，可以通过将一阶和二阶的调制器级联，这就是Multi－Stage－Noise－Shaping（MASH）型 调 制 器.MASH结构相对于单环结构更稳定，动态范围与阶数无关，更易采用流水线工作方式.级联的高阶Σ－Δ调制器可以将噪声推向高频处，再通过环路滤波器进行低通滤波，滤掉高频噪声，从而达到噪声整形的目的［
9］.
Σ－Δ调制器的阶数越高，噪声整形效果越好，然而随着阶数的提高，引入的量化噪声功率总量也增加，需要高阶环路滤波器来抑制它的高频噪声.一般情况下，2阶或者3阶Σ－Δ调制器就足以满足小数频率合成器的要求 ［10］.
MASHΣ－Δ调制器一般由累加器结构的一阶调制器级联构成，也称MASH1－1－1结构.等效模型如图3所示，可以得出其传输函数：
图3 三阶 MASH1－1－1调制器结构Fig.3 The structure of three－order MASH1－1－1modulator
因此，高阶MASH调制器的噪声传输函数是阶数为3的高通滤波函数.在Z平面上，该噪声传输函数包含3个位于原点的极点和3个位于单位圆上的零点.同时，此调制器对输入信号只是起到原样保持的作用，因此不影响预先设置的平均分频比.
在小数频率合成器中，有
因此，可以得出：
式（7）右边，第一部分是所需要的频率，第二部分是由于量化而引起的噪声，这个噪声会在输入VCO之前被低通滤波器滤除［11］.
3 Σ－Δ调制器的设计与实现
图4为MASH调制器的具体电路结构.累加器由16－bit流水线加法器和16－bit寄存器组成.可以看出进位溢出要经过一个比较长的延时链，因此，需要使用一个1－bit寄存器以保证信号的同步［12］.噪声整形电路是为了消除前两级的量化噪声，提高了Σ－Δ调制器的性能［13］.
图4 三阶MASH1－1－1调制器电路实现Fig.4 The circuit of three－order MASH1－1－1modulator
16－bit加法器可以采用16－bit的全加器实现，然而较长进位输出会降低整个设计的工作频率.为了提高工作频率，采用4个级联的超前进位加法器（Carry－Look－Ahead，CLA）代替16－bit的加法器，以更快地产生进位.然而，随着位宽的增加，硬件消耗也呈指数级增加.解决的办法就是采用流水线技术，只需在CLA之间插入一个1－bit寄存器［14］.
在常规的流水线加法器结构中，每级CLA输入需要额外添加寄存器与实际输入同步，同时输
出也要添加寄存器来保证与输入同步，但由于Σ－Δ调制器的输入为固定值，可以将这些寄存器去除，而不会影响电路功能.
图5为 MASH1－1－1的噪声整形电路.电路实现公式（8）的功能.
图5 MASH1－1－1噪声整形电路Fig.5 The noise－shaping circuit of MASH1－1－1
4 结果分析
当整数分频输入为FP＝8，小数分频输入IP＝2 772时，目标分频比可以计算得出为8.042 3，程序仿真结果如图6所示.将输出结果d＿out导出求出其平均值为8.042 3，与目标分频比一致，调制器功能正确.同时基于CycloneⅢ的EP3C5E144C7，对设计用QuratusⅡ进行验证，结果表明：最大工作频率为240.56MHz，与未采用流水线技术最大工作频率200.03MHz相比有较明显的提升.
图6 Modelsim仿真波形Fig.6 The waveform based Modelsim
同时芯片采用中芯国际SMIC 0.18μm的数字CMOS工艺，完成Σ－Δ调制器电路版图如图7所
示，图中实线框为Σ－Δ调制器部分，芯片面积为34 148.5μm2，芯片总功耗为1.284mW.表1为本文设计与已有文献的比较结果.由于工艺条件不同，面积利用工艺库下单个与非门的面积进行归一化，功耗利用公式（9）将功耗进行归一化［15］.式中Pori为归一化前的功耗，Vcc为供电电压.从表中可以得出面积降低了31.23%，功耗降低了46.14%.
图7 芯片电路版图Fig.7 The layout of the chip
表1 和已有文献的比较结果Tab.1 Comparison with existing arts?
5 结束语
本文提出了一种应用于小数分频频率合成器中的三阶 MASH1－1－1Σ－Δ调制器的结构，采用Verilog实现，采用流水线技术，提高了工作频率，同时采用SMIC 0.18μm工艺，完成电路版图，芯片面积为34 148.5μm2，总功耗为1.284mW，与传统设计相比，面积降低了31.23%，功耗降低了46.14%.同时该设计具有设计简单、面积小、功耗低、方便实现等优点，已用于基于小数分频频率合成器的无线低功耗收发芯片中.

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