内置18位I/Q 数据路径和14位DAC
的1 GSPS 正交数字上变频器
AD9957
Rev. A
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特性
1 GSPS 内部系统时钟（高达400 MHz 模拟输出）  内置1 GSPS 14位DAC
数据吞吐速率：250 MHz I/Q
相位噪声：≤125 dBc/Hz （1 kHz 偏移，400 MHz 载波）  卓越的动态性能：>80 dB 窄带SFDR  8个可编程profile ，支持移位键控  Sin(x)/(x)校正（反正弦滤波器）  参考时钟倍频器
内部振荡器，支持单晶体操作  软件/硬件控制的省电功能
集成RAM  调相功能  多器件同步
与Blackfin SPORT 轻松接口  插值因子范围：4至252倍  DAC 插值模式  增益控制DAC
内部分频器支持高达2 GHz 的参考频率  1.8 V 和3.3 V 电源供电  100引脚TQFP_EP 封装
应用
HFC 数据、电话和视频调制解调器  无线传输  宽带通信传输  网络电话
概述
AD9957可以在成本、尺寸、功耗和动态性能均非常关键的通信系统中用作通用I/Q 调制器和捷变上变频器。AD9957将一个高速、直接数字频率合成器(DDS)、一个高性能、高速、14位数模转换器(DAC)、时钟乘法器电路、数字滤波器和其它DSP 功能集成在一个芯片上。该器件可以在有线或无线通信系统中为数据传输提供基带上变频。  AD9957是正交数字上变频器(QDUC)系列中的第三款产品，该系列还包括AD9857和AD9856。该器件可以在工作速度、功耗和频谱性能方面提供更好的性能。同其前款产品不同，该器件针对I/Q 基带数据支持16位串行输入模式。另外，该器件可以通过编程设置为单频正弦波信号源或插值DAC 。
参考时钟输入电路包含一个晶体振荡器、一个高速二分频输入和一个低噪音锁相环(PLL)来实现参考时钟频率倍频。  用户接口包括可与Blackfin® DSP 的SPORT 轻松接口的串行端口，以及可轻松快速实现任意信号参数（相位、频率或振幅）移位键控的profile 引脚。
功能框图
图1.
AD9957 目录
特性 (1)
应用 (1)
概述 (1)
功能框图 (1)
修订历史 (3)
技术规格 (4)
电气规格 (4)
绝对最大额定值 (7)
ESD警告 (7)
引脚配置和功能描述 (8)
典型工作特性 (11)
工作模式 (15)
概述 (15)
正交调制模式 (16)
BLACKFIN接口(BFI)模式 (17)
DAC插值模式 (18)
单频输出模式 (19)
信号处理 (20)
并行数据时钟(PDCLK) (20)
profile中文
发送使能引脚(TxENABLE) (20)
输入数据分配器 (21)
反CCI滤波器 (22)
固定插值器（4倍） (22)
可编程插值滤波器 (23)
正交调制器 (23)
DDS内核 (24)
反SINC滤波器 (24)
输出比例因子(OSF) (25)
14位DAC (25)
辅助DAC (25)
RAM控制 (26)
RAM概述 (26)
RAM段寄存器 (26)
RAM状态机 (26)
RAM触发器(RT)引脚 (26)
RAM加载/读取操作 (27)
RAM回放操作 (27)
RAM回放模式概述 (28)
RAM上斜坡模式 (28)
RAM双向斜坡模式 (29)
RAM连续双向斜坡模式 (31)
RAM连续循环模式 (32)
时钟输入(REF_CLK) (33)
REFCLK概述 (33)
晶体驱动REF_CLK (33)
直接驱动REF_CLK (33)
锁相环(PLL)乘法器 (34)
PLL电荷泵 (35)
外部PLL环路滤波器元件 (35)
PLL锁定指示 (35)
其他特性 (36)
输出移位键控(OSK) (36)
手动OSK (36)
自动OSK (36)
PROFILE (37)
I/O_UPDATE引脚 (37)
自动I/O更新 (37)
省电控制 (38)
通用I/O (GPIO)端口 (38)
多器件同步 (39)
概述 (39)
时钟发生器 (39)
同步发生器 (39)
同步接收器 (40)
AD9957
建立/保持验证 (41)
同步示例 (43)
I/Q路径延迟 (44)
示例 (44)
电源分组 (45)
3.3 V电源 (45)
DVDD_I/O（引脚 11/15/21/28/45/56/66）
(45)
AVDD（引脚 74至 77 和引脚 83） (45)
1.8 V电源 (45)
DVDD（引脚 17/23/30/47/57/64) (45)
AVDD（引脚3） (45)
AVDD（引脚6） (45)
AVDD（引脚 89/92） (45)
串行编程 (46)
控制接口—串行I/O (46)
通用串行I/O操作 (46)
指令字节 (46)
指令字节信息位图 (46)
串行I/O端口引脚功能描述 (46)
SCLK—串行时钟 (46)
CS—片选信号 (46)
SDIO—串行数据输入/输出 (46)
SDO—串行数据输出 (47)
I/O_RESET—输入/输出复位 (47)
I/O_UPDATE—输入/输出更新 (47)
串行I/O时序图 (47)
MSB/LSB传输 (47)
寄存器映射和位功能描述 (48)
寄存器映射 (48)
寄存器位功能描述 (53)
控制功能寄存器1 (CFR1) (53)
控制功能寄存器2 (CFR2) (54)
控制功能寄存器3 (CFR3) (56)
辅助DAC控制寄存器 (56)
I/O更新速率寄存器 (56)
RAM段寄存器0 (56)
RAM段寄存器1 (57)
幅度比例因子(ASF)寄存器 (57)
多芯片同步寄存器 (57)
PROFILE寄存器 (58)
Profile<7:0>寄存器—单频 (58)
Profile<7:0>寄存器—QDUC (58)
RAM寄存器 (58)
GPIO配置寄存器 (58)
GPIO数据寄存器 (58)
外形尺寸 (59)
订购指南 (59)
修订历史
2008年1月—修订版0至修订版A
更改REFCLK乘法器规格 (3)
更改I/O_Update /Profile<2:0>/RT时序特性和I/Q输入时序特性 (5)
更换“引脚配置和功能描述”部分 (8)
更改图25至29 (15)
删除表4；重新排序 (20)
更改“DDS内核”部分 (24)
更改图47和表6 (33)
更换“多器件同步”部分........................................................39 增加“I/Q路径延迟”部分.. (44)
增加“电源分组”部分 (45)
更改“通用串行I/O操作”部分 (46)
更改表13 (48)
更改表14 (49)
更改表19 (54)
更改表20 (56)
更改“GPIO配置寄存器”和“GPIO数据寄存器”部分 (58)
2007年5月—修订版0：初始版
AD9957
技术规格
电气规格
除非另有说明，AVDD (1.8V)和DVDD (1.8V) = 1.8 V ± 5%，AVDD (3.3V) = 3.3 V ± 5%，DVDD_I/O (3.3V) = 3.3 V ± 5%，T = 25°C，R SET = 10 kΩ，I OUT = 20 mA，外部参考时钟频率 = 1000 MH z且禁用REFCLK乘法器。
AD9957
参数  测试条件/注释  最小值 典型值  最大值  单位 噪声谱密度(NSD)      单频调制      f OUT = 20.1 MHz    −167  dBm/H z  f OUT = 98.6 MHz    −162  dBm/H z  f OUT = 201.1 MHz    −157  dBm/H z  f OUT = 397.8 MHz    −151  dBm/H z  双音交调失真(IMD)  I/Q 速率 = 62.2 MSPS ；16倍插值    f OUT = 25 MHz    −82  dBc  f OUT = 50 MHz    −78  dBc  f OUT = 100 MHz    −73  dBc  调制器特性      输入数据      误差矢量幅度    2.5 Msymbols/s ，QPSK ，4倍过采样  0.53  %  270.8333 ksymbols/s ，GMSK ，32倍过采样
0.77  %
2.5 Msymbols/s ，256-QAM ，4倍过采样
0.35  %
WCDMA—FDD (TM1)，3.84 MH 带宽和5 MHz 通道间隔      邻道泄漏比(ACLR)  IF = 143.88 MHz  −78  dBc  载波馈通    −78  dBc  串行端口时序特性      最大SCLK 频率    70  Mbps  最小SCLK 脉冲宽度  低    4    ns  高    4    ns  SCLK 最大上升/下降时间      2  ns  至SCLK 最短数据建立时间      5    ns  至SCLK 最短数据保持时间  0    ns  读取模式下最长数据有效时间    11  ns  I/O_UPDATE/PROFILE<2:0>/RT 时序特性
最短脉冲宽度  高    1    SYNC_CLK
周期
至SYNC_CLK 最短建立时间      1.75    ns  至SYNC_CLK 最短保持时间  0    ns  I/Q 输入时序特性      PDCLK 最大频率    250  MH z  至PDCLK 最短I/Q 数据建立时间      1.75    ns  至PDCLK 最短I/Q 数据保持时间  0    ns  至PDCLK 最短TxEnable 建立时间      1.75    ns  至PDCLK 最短TxEnable 保持时间  0    ns  其它时序特性
唤醒时间3
1    快速恢复模式    8  SYSCLK 周期4 深度睡眠模式    150  μs  最短复位脉冲宽度（高电平）      5  SYSCLK 周期4 数据延迟（流水线延迟）      单频模式数据延迟      频率、相位和幅度至DAC 输出  匹配延迟使能  91  SYSCLK 周期4 频率和相位至DAC 输出  匹配延迟禁用  79  SYSCLK 周期4

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