基于电荷俘获-释放机制的电路PBTI老化建模
李扬;易茂祥;缪永;邵川;丁力
【摘 要】针对传统反应扩散(reaction-diffusion,R-D)机制不适合纳米互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)集成电路正偏置温度不稳定性(positive bias temperature instability,PBTI)老化效应分析的问题,文章采用电荷俘获-释放(trapping-detrapping,T-D)机制,结合线性分析和数据拟合方法,建立了N型金属氧化物半导体(negative channel metal oxide semiconductor,NMOS)管PBTI效应引起的基本逻辑门单元的时延退化预测模型.仿真实验结果表明,采用该模型的电路PBTI老化预测结果与HSpice软件仿真得到的时延预测结果相比,平均误差为2%;关键路径时序余量评估实验表明,与基于R-D机制的老化时延模型相比,在相同的电路生命周期要求下,该模型需要的时序余量更小.%By using charge trapping-detrapping(T-D) mechanism combined with both linear analysis and data fitting method, a delay degradation prediction model of basic logic gates for positive bias temperature instability(PBTI) effect of negative channel metal oxide semiconductor(NMOS) transistor is proposed, because traditional reaction-diffusion(R-D) mechanism is not suitable for nanomet
er complementary metal oxide semiconductor(CMOS) IC PBTI aging effects analysis.Simulation results show that the relative average error of PBTI delay aging prediction results from the model recommended and Hspice simulation is 2%.Critical path timing margin evaluation experimental results show that the proposed model requires less timing margins compared with R-D model under the same circuit life cycle requirements.
【期刊名称】《合肥工业大学学报（自然科学版）》
【年(卷),期】2017(040)004
【总页数】5页(P572-576)
【关键词】正偏置温度不稳定性(PBTI);电荷俘获-释放;老化;时延退化预测模型
【作 者】李扬;易茂祥;缪永;邵川;丁力
【作者单位】江苏商贸职业学院艺术与电子信息学院,江苏南通226011;合肥工业大学电子科学与应用物理学院,安徽合肥230009;合肥工业大学电子科学与应用物理学院,安徽合肥23000
9;合肥工业大学电子科学与应用物理学院,安徽合肥230009;江苏商贸职业学院艺术与电子信息学院,江苏南通226011;合肥工业大学电子科学与应用物理学院,安徽合肥230009
【正文语种】中 文
【中图分类】TN47
随着纳米集成电路技术的不断提高,工艺尺寸不断减小,影响电路老化的物理效应日益明显,严重降低了纳米集成电路的寿命。其中,偏置温度不稳定性(bias temperature instability，BTI)是带给电路可靠性严重挑战的主要因素之一。BTI效应是指集成电路晶体管正向偏置状态下,其阈值电压Vth随温度和偏置时间的增加而升高。BTI效应可以分为导致P型金属氧化物半导体(positive channel metal oxide semiconductor,PMOS)晶体管中阈值电压绝对值增高的负偏置温度不稳定性(negative bias temperature instability，NBTI)和影响N型金属氧化物半导体(negative channel metal oxide semiconductor,NMOS)晶体管的阈值电压的正偏置温度不稳定性(positive bias temperature instability，PBTI)。现有的研究工作主要集中在PMOS晶体管的NBTI效应引起的电路老化问题。针对PMOS晶体管的NBTI老化效应及其在电路抗NBTI老化设计中的应用,学者们进行了大量的建模研究工作[1-3]。针对晶体管阈值电压受BTI效应影
响的机理,传统方法采用经典的反应扩散(reaction-diffusion,R-D)机制,研究建立相应的晶体管阈值电压Vth和电路时延的变化预测模型[4]。
当互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)集成电路工艺技术达到45 nm及更高水平时,为了解决越来越严重的器件漏电问题,高介电常数k的绝缘材料代替传统的SiO2作为栅极介质,开始引入工艺过程,并采用特定的金属材料(如铪)作为MOS晶体管的栅极。实验发现,采用这种高k绝缘介质-金属栅结构的NMOS晶体管遭受PBTI老化效应,导致阈值电压Vth随着正偏置条件下温度和时间的增加而升高,并变得更加明显。然而,传统的R-D机制不适用于PBTI效应引起的电路时延退化的建模和预测。
本文针对基于高k介质材料的NMOS管,采用电荷俘获-释放(trapping-detrapping,T-D)机制[5],建立PBTI效应的基础门时延预测模型,并将模型计算结果与HSpice仿真结果比较,检验模型对于预测电路时延的精度。本文模型可用于指导电路抗老化设计中的时序余量优化设置。
预测BTI效应目前存在2种物理解释机制,即R-D机制和T-D机制。
1.1 R-D机制
BTI效应的R-D解释机制认为,晶体管处于偏置工作条件下,在其Si—SiO2界面的Si—H键断裂,产生界面陷阱,并且随着时间增加界面陷阱呈线性增长,之后进入扩散阶段,Si—H键断裂后形成的游离氢以氢原子或氢气的形态向栅氧化层扩散,在Si—SiO2界面形成界面态,导致晶体管的阈值电压上升。从21世纪初即出现很多基于R-D机制的BTI效应引起晶体管阈值电压变化预测模型的研究成果。而随着研究工作的深入,发现R-D机制导致的预测模型缺陷也逐渐显现。
(1) 基于R-D机制的预测模型对阈值电压变化的预测强烈依赖于时间指数n,n值的微小误差可能引起较大的晶体管Vth老化预测偏差。文献[5]根据R-D机制建立的经典静态NBTI效应引起的Vth变化预测模型如下:
其中,n为老化时间指数;t和t0分别为晶体管工作起始时刻与结束时刻;lox为晶体管栅氧层厚度;A为与栅源电压和温度有关的常数;C为与温度和受主能级Ea相关的常数;δ取0.5。
根据氢的不同扩散方式,n的取值不同,可以通过实验数据计算得出。文献[5]指出,即使条件相同,通过实验数据计算出的n也不同。例如对于NBTI效应,工艺制造技术和负载电路都相同的3个晶体管通过实验数据得出的n值也可能不同。在65 nm工艺库下,通过实验得出的3个PMOS
晶体管Device1、Device1、Device3 NBTI效应的n值分别近似为0.13、0.21、0.33,如图1所示。
(2) 基于R-D机制的预测模型对于预测NBTI效应引起的PMOS晶体管老化较为适用,而预测PBTI效应引起的NMOS晶体管老化则误差较大。
reaction diffusion1.2 T-D机制
文献[5-6]提出了一种新的可以同时用于解释NBTI与PBTI老化效应的电荷T-D机制,并研究了基于T-D机制的BTI老化效应引起的晶体管阈值电压变化预测模型。电荷T-D机制是指在MOS晶体管的氧化层中,电荷被氧化层陷阱俘获以及释放过程形成器件老化与恢复的过程,这一过程是形成氧化层电荷的主要原因[7]。对于MOS晶体管来说,当氧化层中的陷阱还没有俘获到电荷时呈现电中性,而当晶体管处于反型(偏置)阶段时,半导体沟道中的电荷可以越过界面势垒进入氧化层,进而被氧化层中的陷阱所俘获,最终导致MOS晶体管阈值电压升高。这种T-D机制可以在器件级分析BTI效应产生机理,与R-D机制相比,对时间指数n的依赖度较低,并且同时适用于NBTI与PBTI 老化效应的解释。
2.1 基于T-D机制的BTI老化模型
根据文献[5-6,8],本文假设:① 晶体管氧化层界面陷阱的数量服从泊松分布;② 在电子的俘获释放过程中,其时间服从对数均匀分布;③ 氧化层界面陷阱的能量服从U形分布。
基于以上3个假设,在持续电压输入的条件下,可以得到基于电荷T-D机制的MOS晶体管阈值电压变化ΔVth与器件偏置工作时间tstress之间具有对数关系,即
其中,Φ与氧化层界面态陷阱的数量成正比;A、C为常数,通常A取值3.6,C取值0.08。在考虑界面态陷阱能量和费米能级2个因素后，文献[5]将电荷T-D机制下的MOS晶体管偏置受压条件下阈值电压变化表示为:
[A+lg(1+Ctstress)]
其中,EF为费米能级;ET为界面态陷阱的能量;Ec和Ev分别为导带底能量和价带顶能量；f(ET)为界面态陷阱能量分布的概率密度函数。应用假设③,则(3)式可以简化为:
[A+lg(1+Ctstress)]
其中,K1、E0、B为常数;k为玻尔兹曼常数;T为温度;lox为氧化层厚度;tstress为NMOS管偏置
受压时间。由(4)式可知,阈值电压的变化由工作电压、受压时间、温度以及工艺尺寸等因素决定。由占空比定义可知:
其中,α为占空比;twork为晶体管工作时间。假设工艺尺寸和工作电压不变,则(4)式可以简化为:
2.2 T-D机制下的电路老化时延预测模型
文献[9]的研究表明,组合逻辑电路中门的传播时延变化Δtp与晶体管阈值电压的变化呈线性关系,因此在电荷T-D机制下,Δtp与晶体管输入信号占空比、晶体管工作时间的关系可以表示为:
因此,Δtp可以进一步表示为:
为了得到基于电荷T-D机制的BTI老化效应引起的门电路时延退化模型,需要求出(8)式中的参数m和k的值。
本文实验部分使用反相器(INV)、二输入与门(2-AND)、二输入或门(2-OR)、二输入与非门(2-NAND)以及二输入或非门(2-NOR)为基本逻辑门。设输入信号的占空比α=0.5,采用MatLab仿真工具,对(8)式中参数m和k进行拟合。MatLab拟合程序如下:
x=[t0 t1 t2 t3 t4 t5];∥输入工作时间向量 y=[Δt0Δt1Δt2Δt3Δt4Δt5];∥输入对应的门时延向量
f=fittype (′k*lg(1+0.04x)+m′);∥老化传输时延函数
fit1=fit(x′，y′，f，′StartPoint′，[x(1) y(1)]);∥拟合
m=fit1.m
n=fit1.k
程序中,向量x与y的长度相等,分别表示器件不同的工作时间和对应的老化时延。给定向量x,由HSpice软件仿真得出向量x。在相同的工艺尺寸下,不同种类门的老化时延不同。设5种基本逻辑门对应的老化时延分别为Δtp1、Δtp2、Δtp3、Δtp4、Δtp5,则其老化时延公式可描述为:

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