違3叫■技2017年第30卷第12期
Electronic Sci. & Tech. /Dec. 15,2017
doi：10. 16180/j. cnki. issn1007 -7820. 2017. 12. 002
电子•电路天气雷达信号处理中的高性能时钟设计与实现
张篧，崔劼，刘强，张持岸
(北京敏视达雷达有限公司，北京100094)
摘要在新一代天气雷达技术升级中，需要为标准化信号处理系统研制低抖动的采样时钟。文中采用高规格压控振荡器（VC0)和低附加抖动锁相环（PLL)的技术方案设计了一种高性能时钟，该设计能够满足信号处理中亚皮秒级
别的时钟要求，并建立了一种在分析带宽内对时钟抖动的评估方法。使用信号源分析仪和天气雷达接收机对该设计电
路进行测试，结果表明，该设计电路能够达到低于1p s的时钟抖动要求；基于该时钟驱动的信号处理系统的动态范围和
相位噪声，能够满足天气雷达系统对标准化信号处理系统的指标要求。
关键词信号处理；时钟抖动；信噪比；相位噪声
中图分类号TD959.4 文献标识码  A 文章编号1007 -7820(2017) 12 -004 -05
Desi|；n and Implementation of High Performance Clock in Weather
Radar Signal Processing System
ZHANG Yao，CUI Jie，LIU Qiang，ZHANG Chian
(Beijing METSTAR Radar C o.，Lt(d.，Beijing100094，China)
Abstract A high performance sampling clock circuit is designed based on high specification voltage controlled oscillator and Iw a dditional clock jitter phase locked loop，which is used for standardized signal processor system
used in technology upgradation project on China’s New Genaration Weather Radar. The circuit meets of sub - picosecond level of jitter. A method of evaluating the clock jitter within the analysis bandwidth is estab­
lished. The circuit is tested by a signal source analyzer and a weatlier radar receiver. Result shows that the jitter of
the circuit is belo'w 1 pico - second and the signal processor driven by the circuit meets the requirements of weatlier
radar system’specifications of dynamic range and phase noise.
Keywords signal processing; jitter；SNR#phase noise
为新一代天气雷达技术升级研制的标准化信号处理系统，需要低抖动的采样时钟来保证采样数据的质量。设计低抖动时钟，需要建立估算时钟抖动的方法。文献[1 ~2]提出了通过相位噪声来计算晶体振荡器的时钟抖动（Jitte r)的理论方法；文献& 3 ]提出了使用相位噪声区域划分直线近似的方法计算抖动。本文的设计基于文献[1 ~ 2 ]的理论方法，并改进了文献[3 ] 的Jittei•计算方法。在国内，存在一些亚皮秒级别抖动时钟的设计案例，例如文献[4 ]基于压控振荡器（Volt­
age Controlled 0scillator，V C0) 和锁相环（Phase Locked L o p，P L L)的宽带亚皮秒抖动时钟，其分析带宽范围
收稿日期:2017-02-21
基金项目：公益性行业（气象）科研专项（GYHY200906034)
作者简介：张垚（1984 -)，男，工程师。研究方向：天气雷达发射机等。崔劼（1980 -)，男，工程师。研究方向：天气雷达信号 处理器等。刘强（1977 -)，男，高级工程师。研究方向：新型雷 达整机开发。张持岸（1975 -)，男，工程师。研究方向：天气雷 达系统软件开发及产品应用。仅限于1 kHz ~ 10 MHz，而天气雷达超过了这个应用范围；文献[5]和文献[6]采用CM OS工艺设计芯片的方式实现的不同时钟，虽然在宽带范围满足亚皮秒级
别抖动的要求，但是集成电路流片的成本高，亦不适合
雷达这样的小规模应用。
由于时钟抖动是与分析带宽相关联的，不同领
域的应用环境不同，因此导致一些设计案例在其设
计环境下符合应用要求，但不能满足其它领域的系
统需求。本文结合天气雷达信号处理系统的应用需
求，改进了时钟估算方法，提出和实现设计方案并进
行了实测验证。综合性价比和性能指标的因素后，采用基于高品质参数的V C0和低附加抖动的P L L的 实现方案。
1高性能时钟技术指标要求
新一代天气雷达技术升级对标准化信号处理系统提出了关键的指标参数要求，其中S波段全相参多普勒天气雷达相关的关键参数[7]如表1所示。
其中，
2(为抖动时间;1
为频谱积分面积;/为采样时
钟的频率。
文献
[3 ]指出可以通过积分相位噪声的面积来实现
Jitter 的估算，但是没有提出一个恰当的计算方法。由于
实际测得的相位噪声不能够直接用公式表示，因此在计 算前需要对相位噪声曲线进行处理。这里采用一种面 积分割方法并使用程序计算出
Jitter 。参照相位
噪声频谱图！，当测得相位噪声频谱后，将频谱近似折线
化，记录折线拐点的横纵坐标
(/〇，=)…(/$，=)。其中
/"为被测时钟频率源偏移100 I 或1 k H z 的频率值，/$
为被测案例中工作带宽宽度频率偏移值。
图
2
相位嗓声频谱图
M a t'b 程序的输入参数包括采样时钟/；和折线拐
点的坐标，将这些参数输入程序计算出Jitte r 的数值。 M atlab 计算程序如下*
m 程序开始
fs ]52.7533e6 ； m 设置采样频率乂 ] 52. 7533 MHz
z  ] [f0，f1，f f ，B ，+，fn ]; m 设置横轴样本区 间，单位Hz
y ] [p 0，p 1，p 2，p 3,…，p n ]; m 设置纵轴样本 区间，单位dBc/Hz
for i ] 1 * length ( x ) - 1
s( i) ] ( x( i + 1) - x( i)) "( 1〇n  y ( i + 1 )/10) + 1〇n  y (i $ /10)) /2; m 计算各区间相噪积分面积
end
jitter ] sqrt( 2 "( sum( s ))) /2/p i/f s ; m 计算面 积和，并计算感兴趣区间的时间抖动，单位s
<SNR ENQ b  f i tt e r 起决定作用。天气雷达信号处理系
统A D C 的E N 0B 为14，此时Jitter 起决定作用。由于 SN R 与成反比例，因此需要减小f i e 值。
2.2抖动测算方法
Jitter 是相位噪声在时域的表现，其值可以通过积 分相位噪声的面积后用式（3 )得到，均方根Jitte r 公
式为
表1
新一代天气雷达接收机及信号处理系统参数
中频频率57. 549 1 MHz ，6 dB  带宽 0. 79 M H z
系统相位噪声 动态范围 模/数转换分辨率
采样时钟 时钟抖动
$005 % 85 dB % 14位 52. 753 3 M H z $1.0 ps
在这些指标要求中，系统相位噪声和动态范围是 影响雷达整机性能的核心指标。为满足这两个核心技 术指标的要求，信号处理系统的时钟抖动要求
$1 p s ，
因此需要设计和应用具有亚皮秒级时钟抖动的高性能 时钟。
2高性能时钟的应用研究
2.1系统应用分析
文献
[8 ]指出，在工程应用评估时，可以使用简化
的模拟数字转换器（Analog to Digital Converter ，ADC) 的信噪比（Signal to Noise Ratio ，SNR)有效位数（Effec­tive Number Of Bits ， EN0B) 公式和 Jitter 信噪 SNR 来
计算时钟抖动，这种方法的精确度足以指导时钟的系
统设计。
A D C 有效位数SN R 公式如下
s n r E :6. 02：+ 1.76
(1)其中，SNR enob 为A D C 有效位数的信噪比;：为A D C 的 有效转化位数。Jitter 的SN R 公式为
篇
-=叫2士） ⑵
其中，s n r >/(为时钟抖动的信噪比;/为采样时钟的频
率
;
为时钟抖动时间。
A D C 的S N R 同时受限于式（1)和式（2)两个公
式，其中SN R 数值较低的那个起主导作用。天气雷达 信号处理系统中，采样时钟/为52. 753 3 MHz ，A D C 转 换位数及Jitter 与S N R 的关系如图1所示。
图
1
信嗓比与
ADC 有效位和时钟抖动曲线
图1的横坐标为A D C 的EN 0B ；左侧纵坐标为 SN R ；右侧纵坐标为Jitter 时间；虚线表示A D C 有效位 数的SN R ；实线为不同Jitter 值下的SNR 。对比曲线可 知：当 ADC 的 EN 0B < 9 时，SNRJltter k SNR enob ，ADC 有 E N 0B 起决定作用；当A D C 的E N 0B >13时，SDR—
jitter  " le l 2
%以
p s 为单位列出时间抖动
数值
m 程序结束。
3高性能时钟设计
3.1设计方案
以PLL 为原理的高性能时钟有不少设计和实现 方案，但不同方案的时钟抖动值差异比较大，差异的原
因在于电路器件的选取。器件需要按照应用系统的关 键技术指标来选取参数，主要有以下两点器件指标要 求:（1)附加抖动参数指标。对于亚皮秒级别的抖动 要求，所选取器件的附加抖动必须是飞秒级别；（2 $相 位噪声频谱指标。VCO 的相位噪声频率需要重点关 注，尤其是1 kHz 〜1 MHz 的相位噪声值。本设计采用 低附加抖动PLL 和高品质压控振荡器VCO 的技术方 案，电路设计框图3所示。
图
3
基于锁相环的时钟设计框图
设计分成两部分：一部分是以锁相环芯片为核心 功能的部分；另一^部分是锁相环芯片以外的外围电路 部分，其中包含VCO 。图3左侧输入频率为一相位噪 声较差的参考时钟，该频率依次输入到频率鉴相器、充 电泵、环路滤波器和压控振荡器中。压控振荡器输出 分两路：一路作为反馈输出到频率鉴相器以实现频率 比较和锁定频率，另一^路接低通滤波器滤波后得到一- 较稳定的频率信号，该信号作为采样时钟供雷达信号 处理系统的A D C 使用。
设计方案中使用的低附加抖动P L L 为模拟器件 公司（Analog
Devices Inc ，ADI $的高端时钟芯片
AD9510。该芯片在LVDS /C M O S 电气逻辑时实验环 境可实现最低275 R 均方根的时钟抖动[9]。压控振荡 器为 Mini - Circuits 公司的 ROS - 445 +，该 VCO 在 1 M Hz 频率偏移处的相位噪声[10]为-155 dB c/H z 。电
路的锁相环分频因子、鉴相频率及环路滤波器电阻电 容的参数如图4所示。
图
4
锁相环设计参数
电路主要参数包括：参考频率输入57. 549 1 MHz;
锁相环分频因子！为
12，分频因子：为88 ；充电泵的
充电电流为40 q A ；压控振荡器的电压范围0.5〜5 V ；灵敏度为11〜12 M Hz/V 。V C O 输出的422. 026 7
MHz 在AD 9510内部进行8分频，设置占空比为50%，
从而获得52. 7 533 MHz 的信号，该信号经过低通滤波 器后最终成为ADC 的采样时钟。
3.2 电路仿真
使用基于ADI 的ADIsimCLK 软件仿真初步估算
电路性能。由于没有VCO 的仿真模型，选取与所应用 的VCO 灵敏度相近（12 MHz /V )的理想VCO 。仿真结 果如图5所示。
图
5
锁相环时钟抖动的仿真结果
html特效代码天气时钟Jitter 的软件分析频率区间为52. 753 3 MHz 频率 偏移1 kHz 〜1倍带宽频率。时钟抖动为345 fs ，即 0.
345 p s 。通常实际器件较理想器件差，因此预测实 际电路的Jitter 将比仿真数值大。
3. 3
抖动测量
对时钟电路相位噪声测量并估算Jitter 值。测试 使用安捷伦的信号源分析仪，型号为E 5052A 。测得相 位噪声如图6所示。
按照上文所述方法，将频谱折线化并用Ma 'b 计
算Jitter 值如下：工作带宽区间从100 H z 到一倍频率 偏移时，Jitter  =0. 855 7 ps ；工作带宽区间从1 kHz 〜1 倍频率偏移时，Jitter  =0.852 5 ps 。实测值结果大于 仿真估计的0. 345 ps ，但是仍< 1 ps ，满足系统设计指 标的要求。
(a)近端相位噪声
(b)远端相位噪声
图6锁相环的相位嗓声测试
4应用测试
4.1系统实测
系统测试选择在CINRAD/SA型天气雷达系统上 测试该时钟电路性能。为了对比测试结果，使用一个
基于AD9951采用直接数字频率合成（Direct Digital Synthesizer，DDS)技术实现的时钟进行对比。为了区
分两种时钟，下文分别将本设计时钟电路简称为“PLL 时钟”，另一对比时钟成为“DDS时钟”。雷达系统测 试条件*本次测试在同一台接收机上，更换不同部件连 续进行！4h测试。
测试指标包括*(1$噪声温度，系统连续运行的噪 声温度；（2)噪声电平，系统连续运行的噪声电平值。>数据为系统连续运行 >数据的平均值，无信号注 入条件下；（3)动态范围，连续1"次动态范围测试；相 位噪声为连续10次相位噪声测试，使用的是机内连续 被（Continuous Wave，CW)注人信号。
表2 DDS时钟与PLL时钟系统实测对比
测试项目DDS时钟PLL时钟
M in M ax M in MaZ
噪声温度365. 798417.31351.515367. 199406.67239.473
噪声电平-58. 108 8-56.215 61.893 25-57.05-56.6350.415 24
I数据-57.4-57. 170.23-57. 16-56.990. 17
动态范围8691586904
相位噪声0.762 10.801 90.039 80.031 30.044 20.012 9
对比表！中的各项参数，在动态方面、噪声温度、噪声电平以及 >数据方面两种时钟相差不大；在相 位噪声方面，DDS时钟的比PLL时钟差了一个数量 级。PLL时钟所测得的最大相位噪声仅为0.044 2°，'0. 15°的系统指标，但DDS时钟的相位噪声则超过 系统指标4倍以上。另外，通过频谱测量分析DDS 时钟的时钟抖动。按图7的频谱参数计算DDS时钟 的Jitter为 4.479 1ps〇
文献&11〜12]中采用并改进文献&13 ]的杂波消
减决策算法，使用质量较高的 >数据，能够对地物进 行有效识别和过滤，滤波效果良好。在广东连州S波 段雷达站和浙江临安大明山C波段雷达站进行新一代 天气雷达技术升级后，经过2年以上的业务运行检验，于2016年得出测评结论：信号处理系统运行稳定可
靠，各项指标满足技术要求，地物滤波效果良好，提高 了系统的退距离折叠和解速度模糊的能力&14_15]。
5结束语
设计的高性能时钟电路实现了在分析带宽内亚皮 秒抖动的技术要求，经过天气雷达系统的对比测试和 检验，能够改进系统的相位噪声指标，提高系统在地物 杂波过滤等方面的应用水平。本设计的时钟抖动约为 0.85 Ps，与PLL器件仿真的0.35 Ps仍有不小差距。实际电路与仿真分析的差异主要由VC0引起。因此
如果能够采用相位噪声更低的VCO，实际性能会有较
大的提升空间。
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