内存信号完整性测试方案分析
文/王丹  张秀斌
DDR SDRAM作为用来存储程序以及数据的地方，在整个嵌入式系统中起着举足轻重的作用，它从SDRAM的1倍预取技术发展到DDR3 SDRAM的8倍预取技术， 数据率从266Mbps到2133Mbps，甚至DDR4 SDRAM数据率已经达到4266Mbps。内存颗粒在如此高的速率下工作、运行，信号完整性问题变得尤为重要，很多的设计人员设计的电路以及排布的PCB走线，已经无法使产品一次性投入市场，因此完整的进行内存颗粒信号完整性的分析已经成为产品设计过程中不可忽略的一个步骤了。
到目前为止，DDR3 SDRAM仍是目前市场主流，因此本文主要讨论关于DDR3 SDRAM信号完整性测试方案。就DDR3 SDRAM信号完整性测试方案来说，我们最需要关注的主要有三个问题：测量仪器、探测位置、时序分析。
测量仪器其实就是测试仪器—示波器的选择，如何选择一款合适带宽的示波器成为影响测量结果好坏的重要因素；探测位置即测量过程中示波器探头点测在主板上的位置，在高速信号测量过程中，点测位置对于测量结果的影响也尤其重要；在DDR3 SDRAM的时序分析中，最大的难点莫过于读写信号的分离，所以时序分析主要针对于读写信号的分离方法分析。
示波器系统带宽选择
测量仪器的选取主要是要选择一个合适系统的带宽，DDR3 SDRAM信号完整性测试的测量仪器首推肯定是实时示波器，那如何选择实时示波器的带宽呢？首先需要确定待测内存颗粒的最高斜率，如下表1 DDR3内存斜率表所示，算出幅度从20%-80%的上升时间Tr=(0.6×1.5(V))
——————
(5(V/ns))
=180ps（DDR3数据信号的电压幅值为1.5V）。理论上示波器系统的上升时间需要比信号上升时间~5倍，因此示波器系统的上升时间需要在60ps~36ps以下，这样才能保证测得信号的上升时间与实际信号的上升时间之间具有较小的误差，然后通过示波器系统带宽与
DDR3 SDRAM DDR3-800DDR3-1066DDR3-1333DDR3-1600DDR3-1866DDR3-2133
Unit Parameter Symbol Min Max Min Max Min Max Min Max Min Max Min Max
Single-Ended
Output Slew Rate
SRQse  2.55  2.55  2.55  2.55  2.55  2.55V/ns 表1  DDR3内存斜率表
Leading Technology技术前沿
上升时间的关系，可以得出示波器带宽BW=0.35
———
36ps
=9.7GHz，因此测量DDR3 SDRAM内存颗粒信号完整性测试时，最好选择带宽大于10GHz以上的实时示波器。
探测位置
DDR3 SDRAM的高数据传输率，会引起系统的EMI问题，为了解决EMI辐射问题，DDR3 SDRAM 的引脚都采用了BGA封装，如下图1 BGA封装图如所示。因此，如何用示波器探头探测到芯片引脚成为了一个比较棘手的问题。
图1  BGA封装图
理论上探头越靠近引脚，测得的信号越准确。但是由于BGA封装的制约，示波器探头无法探测到内存颗粒底部的引脚。很多工程师就会在设计PCB 走线时，在板子上增加一些测试点，这种方法虽然比较方便，但是由于DDR3 SDRAM测量引脚非常多，如果在密集程度高的电路板上按照JEDEC规范完整的测量所有测试项，在板子上留测试点的方案显然不合理，而且很容易会引起信号的反射和其他信号完整性问题。那么如何在高密集的电路板上探测到内存颗粒BGA封装的焊球，同时也不会引起信号反射和其他信号完整性问题呢？一种最好的方法是使用BGA探头适配器，如下图2 BGA探头适配器
图所示。
图2  BGA探头适配器图
BGA探头适配器内部有导线可以将PCB电路板上的焊盘与内存颗粒上的焊球之间连接起来，并且在探头适配器内部串联一个嵌入式电阻（如下图3 BGA探头适配器焊接图所示）将导线引到适配器的上表面作为测试点，嵌入式电阻可以隔离探头的负载效应。
测试点
内存颗粒
图3 BGA探头适配器焊接图
读写信号分离
DDR3 SDRAM信号完整性分析最大的难点之一就是如何分离读写信号，并测得读写信号的时序参数。目前普遍存在的DDR3 SDRAM读写信号分离主要有以下三种方案。
方案一：边沿触发、欠幅度触发分离法
第一种方案比较原始，根据DDR3 SDRAM读选通信号和写选通信号在幅度上存在的差异，可以用
示波器的边沿触发和欠幅触发方式将读写信号进行分离采集。实时示波器首先可以通过边沿触发，设置合适的触发电平，使读写选通信号中幅度较高的信号触发到，如下图4 读信号-边沿触发图所示，然后根据主控芯片在读信号时，数据信号DQ和数据选通信号DQS之间是边沿对称关系：主控芯片在写信号时，数据信号DQ和数据选通信号DQS之间是中心对称关系；主控芯片在读信号时，数据信号DQ和数据选通信号DQS之间是边沿对称关系，因此可以很清晰的判断出测得波形是读还是写，并测量出相应
的时序参数值。
图4  读信号-边沿触发图
然后可以通过欠幅触发，合理设置触发电平，使两个触发电平可以包含读写选通信号中幅度较低的信号，最后根据数据信号DQ和数据选通信号DQS 之间的相位关系，测得相应的时序参数，如下图5 写信号-欠幅触发图所示。
从成本上看，这种方案最为经济，因为边沿触发和欠幅触发两种触发方式一般都是示波器厂家标配的，不需要花钱购买。
但是成本低廉的同时它也有两个比较明显的缺点：首先，如果读选通信号的幅度和写选通信号的幅度相近时，示波器很难将读选通信号和写选通信号分离开，这种情况下，边沿触发和欠幅触发就失效了；另外，无论是边沿触发和欠幅触发都是默认读选通信号的幅度或者写选通信号的幅度都比较集中，如果读选通信号出现异常情况，有一小部分的读选通信号
幅度很接近写选通信号，这样在抓取读选通信号的时候，就无法将这一小部分的读信号与写信号分离了，而在捕捉写选通信号时，就会同时触发到这一小部分
的读信号，导致测试人员的误分析。
图5  写信号-欠幅触发图
方案二：可视化触发分离法
第二种方案是采用示波器厂家的可视化触发软件，触发原理与第一种方法类似，根据读信号和写信号的幅度、时序差异，在信号捕捉界面设置不同的可视化触发区域，例如在图6 写信号-可视化触发图中，紫信号为写选通信号，在屏幕中用鼠标画
出可视化区域1和可视化区域2，这两个可视化区域可以将落在这两个区域中的读选通信号隐藏，从而示波器可以轻易的通过边沿触发将写选通信号和写
数据信号触发并显示在屏幕上。
图6  写信号—可视化触发图
同样当要捕捉读选通信号和读信号的时序时，只需要在读选通信号的地方设置可视化区域，将通
Leading  Technology  技术前沿
过该可视化区域的信号显示在屏幕上，未接触到该可视化区域的信号隐藏，以便将写信号与读信号分
离，如下图7读信号-可视化触发图所示。
图7  读信号-可视化触发图从成本上看，这种方案要比第一种方案贵，因为示波器厂家不会把可视化触发软件当做标配软件，如果客户对可视化软件有需求，需要另付这笔费用。
所幸的是，这种方案可以解决第一种方案中的第一个缺点，就算是读选通信号和写选通信号幅度相近，可视化触发也可以通过选通信号和数据信号之间的时序关系将读写信号轻易分离。但是它还是无法解决第一种方案中第二个缺点，如果读选通信号出现异常情况，有一小部分的读选通信号很接近写选通信号，或者可视化区域设置不当时，在抓取读选通信号的时候，就无法捕捉到这一小部分的信号了，这样就会导致测试人员的误分析。
方案三：逻辑触发分离法
第三种方案是需要用到MSO混合信号示波器，MSO混合信号示波器是在普通的实时示波器上增加了数字逻辑通道。因此MSO混合信号示波器就可以同时通过数字逻辑通道和模拟通道去触发信号了。
DDR3 SDRAM在实际读写数据时，控制信号WE、CAS、RAS、CS会有不同的状态，如下表2所示，根据这个工作原理，我们可以先通过示波器的4个逻辑通道对控制信号WE、CAS、RAS、CS进行触发，当触发到控制信号状态为WE=H，CAS=L，
RAS=H，CS=L时，此时为主控芯片读信号，再通过示波器的模拟通道触发读选通信号和读数据信号，
并测量出读选通信号和数据信号之间的时序参数；当触发到控制信号状态为WE=L，CAS=L，RAS=H，CS=L时，此时为主控芯片写信号，再通过示波器的模拟通道触发写选通信号和写数据信号，并测量出写选通信号和数据信号之间的时序参
数。Function WE CAS RAS CS Write L L H L Read
H
L
H
L
表2  控制信号状态图
第三种方案是三种读写分离方案中成本最高的，因为它需要在实时示波器上增加数字逻辑通道，无论是示波器主机还是数字逻辑通道探头，都给第三种方案增加了一大笔费用。但是，第三种方案堪称最完美，它可以克服第一和第二种方案里所有的缺点，更好的测量出DDR3 SDRAM读写信号的真实性。
总结
字符串常量占ram
综上所述，DDR3内存信号完整性测试的最优方案应该选择系统带宽大于9.7GHz的测量系统，且采用BGA探头适配器将BGA封装的焊盘引到BGA探头适配器表面作为测试点，然后进行读信号和写信号分离时，选择逻辑触发分离法。
当考虑到成本问题时，很多厂家会选择测量系统带宽低、探测位置和触发方式相对廉价的测试方案，但是为了保证精确、完整、真实的测量出待测信号的信号质量，至少需要确保以下几点：测量系统的上升时间比待测信号上升时间倍；探测点应越靠近焊盘越好，且最好在信号走线的终端测量；触发方式最好选择幅度和时序上都能触发的可视化触发方案，以便可以将读写信号轻易分离。

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