verilog的代码⽚段在GVIMVIM中的使⽤——：ab配置使⽤（定制⾃⼰的
coding）
Verilog的代码⽚段在GVIM/VIM中的使⽤
Vim其实⼀款Linux系统下常⽤的编辑器，在Windows下叫Gvim，由于其⾼效性，使得编程者在编写代码的时候双⼿甚⾄可以不⽤离开键盘，只需要输⼊相应的命令便可以完成整个编程。在编写Verilog HDL代码的过程中也是如此，那么如何在verilogHDL书写的过程中节省时间。
Vim插⼊固定代码⽚段
1. 由于在编写verilog中有很多语句块是⼤量重复的，⽐如如下⽚段在Verilog中会经常出现：
always @(*)begin //组合逻辑块
if()begin
end
linux系统vim编辑器
else begin
end
end
2. 在⾃⼰编写上⾯语句块（Block）时，如果⼀个⼀个单词敲的话，会带来⼤量的时间浪费，尤其时对于打字速度还⽐较慢的⼯程师来
说。所以如何在使⽤Vim编辑器的时候快速添加上⾯的语句块呢？
gvim默认是命令模式，按i进⼊插⼊模式，输⼊zuhe+回车，⽴马⾃动⽣成always块模板。
例如产⽣下⾯的语句块：在所在⾏的插⼊模式输⼊zuhe +回车
3. 具体的配置⽅法，也很简单，打开安装⽬录下的_vimrc⽂件，这就是gvim的配置⽂件，具体的⼀些固定的配置参数，可⾃⾏百度，我
这⾥只讲最简单的⼀种，只需要如下列各式编辑好⽂件，空格就直接空格，回车⽤，:ab+命令+空格+代码，将编辑好的这段直接复制到_vimrc⽂件中，就可以使⽤了。
博主_vimrc的路径：
到⾃⼰的_vimrc配置⽂件并打开定义为：
:ab zuhe always @(*)<Enter>begin<Enter>if()begin<Enter><Enter>end<Enter>else begin<Enter><Enter>end<Enter>end
5. 博主⽐较经常使⽤的语句块有下⾯⼏个，分别如下：

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