1.设机器字长32位，定点表示，尾数31位，数符1位，问：
（1） 定点原码整数表示时，最大正数是多少？最小负数是多少？
（2） 定点原码小数表示时，最大正数是多少？最小负数是多少？
2． 设存储器容量为32字，字长64位，模块数m = 4，分别用顺序方式和交叉方式进行组织。存储周期T = 200ns,数据总线宽度为64位，总线周期τ = 50ns .问顺序存储器和交叉存储器的带宽各是多少？
3． 指令格式如下所示，OP为操作码字段，试分析指令格式特点。
31 26 22 18 17 16 15 0
OP | 源寄存器 | 变址寄存器 | 偏移量 | |
4． 已知某机采用微程序控制方式，其控制存储器容量为512×48（位），微程序在整个控制存储器中实现转移，可控制的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式，如图所示：
←操作控制→ ←—————— 顺序控制 ————————→
（1） 微指令中的三个字段分别应多少位？
（2） 画出对应这种微指令格式的微程序控制器逻辑框图。
5． 画出PCI总线结构图，说明三种桥的功能。
6．.求证：[X]补+ [ Y ]补 = [ X + Y ]补 （mod 2）
7．某计算机字长32位，有16个通用寄存器，主存容量为1M字，采用单字长二地址指令，共有64条指令，试采用四种寻址方式（寄存器、直接、变址、相对）设计指令格式。
8．如图表示使用快表（页表）的虚实地址转换条件，快表存放在相联存贮器中，其中容量为8个存贮单元。问：
（1） 当CPU 按虚拟地址1去访问主存时，主存的实地址码是多少？
（2） 当CPU 按虚拟地址2去访问主存时，主存的实地址码是多少？
（3） 当CPU 按虚拟地址3去访问主存时，主存的实地址码是多少？
页号 | 该页在主存中的起始地址 | 虚拟地址 页号 页内地址 | |||
33 25 7 6 4 15 5 30 | 42000 38000 96000 60000 40000 80000 50000 70000 | 1 2 3 | 15 | 0324 | |
7 | 0128 | ||||
48 | 0516 | ||||
9．假设某计算机的运算器框图如图B2.2所示，其中ALU为16位的加法器，SA 、SB为16位暂存器，4个通用寄存器由D触发器组成，Q端输出，
其读写控制如下表所示：
读控制 写控制
R0 | RA0 | RA1 | 选择 | W | WA0 | WA1 | 选择 | |
1 1 1 1 0 | 0 0 1 1 x | 0 1 0 1 x | R0 R1 R2 R3 不读出 | 1 1 1 1 0 | 0 0 1 1 x | 0 1 0 1 x | R0 R1 R2 R3 不写入 | |
要求：（1）设计微指令格式。
（2）画出ADD，SUB两条指令微程序流程图。
10． 画出单机系统中采用的三种总线结构。
11. 试推导磁盘存贮器读写一块信息所需总时间的公式。
已知 x = - 0.01111 ，y = +0.11001，
求 [ x ]补 ，[ -x ]补 ，[ y ]补 ，[ -y ]补 ，x + y = ？ ，x – y = ？
12.假设机器字长16位，主存容量为128K字节，指令字长度为16位或32位，共有128条指令，设计计算机指令格式，要求有直接、立即数、相对、基值、间接、变址六种寻址方式。
13.某机字长32位，常规设计的存储空间≤32M ，若将存储空间扩至256M，请提出一种可能方案。
14.所示的处理机逻辑框图中，有两条独立的总线和两个独立的存贮器。已知指令存贮器IM最大容量为16384字（字长18位），数据存贮器DM最大容量是65536字（字长16位）。各
寄存器均有“打入”（Rin）和“送出”（Rout）控制命令，但图中未标出。
设处理机指令格式为：
17 10 9 0
OP | X |
加法指令可写为“ADD X（R1）”。其功能是（AC0） + （（Ri） + X）→AC1，其中（（Ri）+ X）部分通过寻址方式指向数据存贮器，现取Ri为R1。试画出ADD指令从取指令开始到执行结束的操作序列图，写明基本操作步骤和相应的微操作控制信号。
15.总线的一次信息传送过程大致分哪几个阶段？若采用同步定时协议，请画出
读数据的时序图来说明。
16.下图中从实时角度观察到的中断嵌套。试问，这个中断系统可以实行几重
中断？并分析图中的中断过程。
17.设[x]补 =x0.x1x2…xn 。 求证：x = -x0 +xi2-i
18. 已知X=-0.01111，Y=+0.11001，求[X]补，[-X]补，[Y]补，[-Y]补，X+Y=？，X-Y=？
19. 以知cache 命中率 H=0.98，主存比cache 慢4倍，以知主存存取周期为200ns，求cache/主存的效率和平均访问时间。
20． 某计算机有8条微指令I1—I8，每条微指令所包含的微命令控制信号见下表所示，a—j 分别对应10种不同性质的微命令信号。假设一条微指令的控制字段仅限8位，请安排微指令的控制字段格式。
21． 参见图，这是一个二维中断系统，请问：
（1） 在中断情况下，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。
（2） 若CPU现执行设备B的中断服务程序，IM0,IM1,IM2的状态是什么？如果CPU的执行设备D的中断服务程序，IM0,IM1,IM2的状态又是什么？
（3） 每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法可达到目的？
（4） 若设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求？
22． 磁盘、磁带、打印机三个设备同时工作。磁盘以20μs的间隔发DMA请求，带以30μs的间隔发DMA请求，打印机以120μs的间隔发DMA请求，假设DMA控制器每完成一次DMA传输所需时间为2μs，画出多路DMA控制器工作时空图。
23.CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次数为200次，已知cache存取周期为50ns,主存为250ns,求cache / 主存系统的效率和平均访问时间。
24.某加法器进位链小组信号为C4C3C2C1 ，低位来的信号为C0 ，请分别按下述两种方式写出C4C3C2C1的逻辑表达式。
（1） 串行进位方式 （2） 并行进位方式
25.下图所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端和B组跨接端之间分别进行接线。74LS139是 2 ：4译码器，使能端G接地表示译码器处于正常译码状态。
要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。
26运算器结构如图所示，R1 ，R2，R3 是三个寄存器，A和B是两个三选一的多路开关，通路的选择由AS0 ,AS1 和BS0 ，BS1端控制，例如BS0BS1 = 11时，选择R3 ，BS0BS1 = 01时，选择R1……，ALU是算术 / 逻辑单元。S1S2为它的两个操作控制端。其功能如下：
S1S2 = 00时，ALU输出 = A
S1S2 = 01时，ALU输出 = A + B
S1S2 = 10时，ALU输出 = A – B
S1S2 = 11时，ALU输出 = A⊕B
请设计控制运算器通路的微指令格式。流程图转换为ns图
27.集中式仲裁有几种方式？画出独立请求方式的逻辑图，说明其工作原理。
28.单级中断中，采用串行排队链法来实现具有公共请求线的中断优先级识别，请画出中断向量为001010，001011，001000三个设备的判优识别逻辑图。
29．设有两个浮点数 N1 = 2j1 × S1 , N2 = 2j2 × S2 ,其中阶码2位，阶符1位，尾数四位，数符一位。设 ：j1 = (-10 )2 ,S1 = ( +0.1001)2 j2 = (+10 )2 ,S2 = ( +0.1011)2
求：N1 ×N2 ，写出运算步骤及结果，积的尾数占4位，要规格化结果，用原码阵列乘法器求尾数之积。
30.已知某8位机的主存采用半导体存贮器，地址码为18位，若使用4K×4位RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：
（1） 若每个摸条为32K×8位，共需几个模块条？
（2） 每个模块内共有多少片RAM芯片？
（3） 主存共需多少RAM芯片？CPU如何选择各模块条？
31.已知X=-0.01111，Y=+0.11001，求[X]补，[-X]补，[Y]补，[-Y]补，X+Y=？，X-Y=？
32.某计算机有如下部件：ALU，移位器，主存M，主存数据寄存器MDR，主存地址寄存器MAR，指令寄存器IR，通用寄存器R0——R3 ，暂存器C和D。
（1） 请将各逻辑部件组成一个数据通路，并标明数据流向。
（2） 画出“ADD R1，（R2）”指令的指令周期流程图，指令功能是 （R1）+（（R2））→R1。
ALU
33.集中式仲裁有几种方式？画出计数器定时查询方式的逻辑结构图，说明其工作原理。
34.刷存的主要性能指标是它的带宽。实际工作时显示适配器的几个功能部分要争用刷存的带宽。假定总带宽的50%用于刷新屏幕，保留50%带宽用于其他非刷新功能。
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